JPS6356573B2 - - Google Patents
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- JPS6356573B2 JPS6356573B2 JP25192383A JP25192383A JPS6356573B2 JP S6356573 B2 JPS6356573 B2 JP S6356573B2 JP 25192383 A JP25192383 A JP 25192383A JP 25192383 A JP25192383 A JP 25192383A JP S6356573 B2 JPS6356573 B2 JP S6356573B2
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主記憶装置へのアクセスを制御する
記憶部制御装置に係り、特に複数存在して相互に
データ伝送する記憶部制御装置に関する。
記憶部制御装置に係り、特に複数存在して相互に
データ伝送する記憶部制御装置に関する。
従来技術と問題点
第１図に示すように記憶部制御装置MCUが複
数本例ではMCU０とMCU１の２個存在し、該記
憶部制御装置にそれぞれ複数のアクセス発生装置
（中央処理装置）CPU０とCPU１及びCPU２と
CPU３、主記憶装置MSU０とMSU１、MSU２
とMSU３が接続され、MCU０とMCU１は相互
に接続されてデータ伝送可能な複合システムが考
えられている。このような複合システムでは
CPU，MSUは各々のMCUに対してしか接続さ
れていない（インタフエースを持たない）ので、
自系（MCUとそれに接続されたCPU，MSU）
内でのアクセスは通常通りであるが、他系に跨る
アクセスはCPU−自系MCU−他系MCU−その
MSUの経路をとることになる。例えばCPU０が
MSU２をアクセスするときは該アクセスがCPU
０−MCU０−MCU１−MSU２の経路で伝送さ
れてMSU２が起動し、該アクセスが読出し要求
であれば読出したデータが逆の経路でCPU０へ
伝送される。自系アクセスの場合、例えばCPU
２がMSU３をアクセスする場合は、該CPU２が
発生したアクセス（やはりフエツチリクエストと
する）がMCU１に渡され、MCU１はそれを
MSU３へ渡し、そこでMSU３が起動して読出し
データをMCU１へ上げ、MCU１はそれをCPU
２へ渡す、という手順になる。
数本例ではMCU０とMCU１の２個存在し、該記
憶部制御装置にそれぞれ複数のアクセス発生装置
（中央処理装置）CPU０とCPU１及びCPU２と
CPU３、主記憶装置MSU０とMSU１、MSU２
とMSU３が接続され、MCU０とMCU１は相互
に接続されてデータ伝送可能な複合システムが考
えられている。このような複合システムでは
CPU，MSUは各々のMCUに対してしか接続さ
れていない（インタフエースを持たない）ので、
自系（MCUとそれに接続されたCPU，MSU）
内でのアクセスは通常通りであるが、他系に跨る
アクセスはCPU−自系MCU−他系MCU−その
MSUの経路をとることになる。例えばCPU０が
MSU２をアクセスするときは該アクセスがCPU
０−MCU０−MCU１−MSU２の経路で伝送さ
れてMSU２が起動し、該アクセスが読出し要求
であれば読出したデータが逆の経路でCPU０へ
伝送される。自系アクセスの場合、例えばCPU
２がMSU３をアクセスする場合は、該CPU２が
発生したアクセス（やはりフエツチリクエストと
する）がMCU１に渡され、MCU１はそれを
MSU３へ渡し、そこでMSU３が起動して読出し
データをMCU１へ上げ、MCU１はそれをCPU
２へ渡す、という手順になる。
このように複合システムにおけるMCUでは自
系、他系のアクセスが入り、自系にも複数の
CPUがあるのでその各々からのアクセスが入り、
これらを優先順、MSUのビジー状態などにより
選択して該当MSUへ渡さなくてはならない。単
純に考えるとこのアクセス選択処理は第２図のよ
うになる。
系、他系のアクセスが入り、自系にも複数の
CPUがあるのでその各々からのアクセスが入り、
これらを優先順、MSUのビジー状態などにより
選択して該当MSUへ渡さなくてはならない。単
純に考えるとこのアクセス選択処理は第２図のよ
うになる。
第２図でＰはポートなどと呼ばれるレジスタ、
Ｓ及びRSはセレクタ、ADCNVはアドレス変換
器であり、添字０，１，……は相互を区別するも
のである。他系アクセス例えばCPU０がMSU２
をアクセスする場合は、該アクセスがCPU０か
らMCU０のアクセス受付けレジスタＰ１に設定
され、アクセス選択回路Ｓ０で選択される。選択
されたアクセスはそのアドレス（実アドレス）を
物理アドレスに変換する回路ADCNVにより変換
され、本例ではこの変換後のアドレス（物理アド
レス）はMSU２内のそれであることを示してい
るからレジスタＰ７またはＰ８を介してリモート
アクセス選択回路RS０に入力され、こゝで選択
されてMCU１のポートＰ１３へ送られる。MCU
１ではポートＰ１３に受付けたアクセスを選択回
路Ｓ１で選択し、アドレス変換回路ADCNV１で
アドレス変換し（変換ずみであるから単に通過す
るだけであるが）、ポートＰ１５を経てMSU２へ
送られる。
Ｓ及びRSはセレクタ、ADCNVはアドレス変換
器であり、添字０，１，……は相互を区別するも
のである。他系アクセス例えばCPU０がMSU２
をアクセスする場合は、該アクセスがCPU０か
らMCU０のアクセス受付けレジスタＰ１に設定
され、アクセス選択回路Ｓ０で選択される。選択
されたアクセスはそのアドレス（実アドレス）を
物理アドレスに変換する回路ADCNVにより変換
され、本例ではこの変換後のアドレス（物理アド
レス）はMSU２内のそれであることを示してい
るからレジスタＰ７またはＰ８を介してリモート
アクセス選択回路RS０に入力され、こゝで選択
されてMCU１のポートＰ１３へ送られる。MCU
１ではポートＰ１３に受付けたアクセスを選択回
路Ｓ１で選択し、アドレス変換回路ADCNV１で
アドレス変換し（変換ずみであるから単に通過す
るだけであるが）、ポートＰ１５を経てMSU２へ
送られる。
アクセスされたMSU２は、該アクセスがフエ
ツチ要求であればメモリ読出しを行ない、読出し
たデータをMSU２はMCU１，MCU０を経て
CPU０へ送る（この経路は図示してない）。また
MCUはMSUからの読出しデータを受取るべくア
クセスのパイプラインなども備えるが、こゝでは
図示を省略している。
ツチ要求であればメモリ読出しを行ない、読出し
たデータをMSU２はMCU１，MCU０を経て
CPU０へ送る（この経路は図示してない）。また
MCUはMSUからの読出しデータを受取るべくア
クセスのパイプラインなども備えるが、こゝでは
図示を省略している。
この第２図の装置ではアクセス選択回路Ｓ０へ
は自系のCPUからのアクセスもまた他系のCPU
からのアクセスも入力され、それを所定の選択基
準で選択し、選択したもの（これは本来なら自系
MSUに対するアクセスであるべきもの）につい
て実−物理アドレス変換を行ない、この段階で自
系MSUあてか他系MSUあてかが分り、他系
MSUなら当該他系MCUへ送られることになる。
他系MCUに対するアクセスなら選択回路Ｓ０で
選択する前に当該他系MCUへ送出すべきで、従
つて第２図の方式では無駄がある。
は自系のCPUからのアクセスもまた他系のCPU
からのアクセスも入力され、それを所定の選択基
準で選択し、選択したもの（これは本来なら自系
MSUに対するアクセスであるべきもの）につい
て実−物理アドレス変換を行ない、この段階で自
系MSUあてか他系MSUあてかが分り、他系
MSUなら当該他系MCUへ送られることになる。
他系MCUに対するアクセスなら選択回路Ｓ０で
選択する前に当該他系MCUへ送出すべきで、従
つて第２図の方式では無駄がある。
発明の目的
本発明は複合システムに組込まれた記憶部制御
装置MCUにおけるアクセス処理を合理的に行な
つて無駄のないアクセス選択を可能にしようとす
るものである。
装置MCUにおけるアクセス処理を合理的に行な
つて無駄のないアクセス選択を可能にしようとす
るものである。
発明の構成
本発明は、各々複数のアクセス発生装置および
主記憶装置が接続され、相互に接続されてアクセ
ス及びデータの送受を行なう複数の記憶部制御装
置において、自系のアクセス発生装置が発生した
アクセスのアドレスを物理アドレスに変換するア
ドレス変換回路と、該アドレス変換の結果、自系
の主記憶装置に対するアクセスであることが分つ
たアクセス、及び他系からの自系主記憶装置に対
するアクセスを受けてアクセス選択を行なう自系
用アドレス選択回路、該アドレス変換の結果、他
系の主記憶装置に対するアクセスであることが分
つたアクセスを選択する他系用アドレス選択回路
を備えることを特徴とするが次に実施例を参照し
ながらこれを説明する。
主記憶装置が接続され、相互に接続されてアクセ
ス及びデータの送受を行なう複数の記憶部制御装
置において、自系のアクセス発生装置が発生した
アクセスのアドレスを物理アドレスに変換するア
ドレス変換回路と、該アドレス変換の結果、自系
の主記憶装置に対するアクセスであることが分つ
たアクセス、及び他系からの自系主記憶装置に対
するアクセスを受けてアクセス選択を行なう自系
用アドレス選択回路、該アドレス変換の結果、他
系の主記憶装置に対するアクセスであることが分
つたアクセスを選択する他系用アドレス選択回路
を備えることを特徴とするが次に実施例を参照し
ながらこれを説明する。
発明の実施例
第４図は本発明の実施例を示し、第２図と同じ
部分には同じ符号が付してある。両者を対比すれ
ば明らかなように本発明ではアドレス変換回路
ADCNVをアドレス選択回路Ｓの前に持つてく
る。またアドレス選択回路は自系MSU用のそれ
Ｓと他系MSU用のそれRSとに分ける。図ではシ
ステムは２系統の複合であるが勿論これは任意の
ｎ（ｎ＞１）系統の複合であつてよく、この場合
他系統用選択回路（リモートアクセスセレクタ）
は（ｎ−１）個設けて各系統専属とすると、ポー
トＰ７′等を介して各系統のMCUと直接接続する
ことができる。
部分には同じ符号が付してある。両者を対比すれ
ば明らかなように本発明ではアドレス変換回路
ADCNVをアドレス選択回路Ｓの前に持つてく
る。またアドレス選択回路は自系MSU用のそれ
Ｓと他系MSU用のそれRSとに分ける。図ではシ
ステムは２系統の複合であるが勿論これは任意の
ｎ（ｎ＞１）系統の複合であつてよく、この場合
他系統用選択回路（リモートアクセスセレクタ）
は（ｎ−１）個設けて各系統専属とすると、ポー
トＰ７′等を介して各系統のMCUと直接接続する
ことができる。
アドレス変換器ADCNVは実アドレスを物理ア
ドレスに変換するものであるが、物理アドレスと
は実際のメモリのどこかを示すアドレスであり、
実アドレスとはマツピングの際割り当てたアドレ
スで、論理アドレス程仮想的ではないがまだ実際
のメモリをアクセスするレベルには至らないもの
である。具体例で示すと、今256アドレスを持つ
メモリチツプ８個で主記憶MSUを構成したとす
るとアドレス空間の大きさは2048である。その０
〜255、256〜511、512〜765、……を第１、第２、
第３、……のメモリチツプに割立ててもよく、ま
た０〜15、16〜31、32〜47、……を第１、第２、
第３、……のメモリに割当て一巡したあとの128
〜143、144〜159、160〜175、……を再び第１、
第２、第３……のメモリに割当て、以下同様にし
ていつてもよい。この場合のアドレス０〜2047が
実アドレス、実際のメモリチツプ上のアドレス、
上記の後者の例ならアドレス16は第２メモリの第
１行第１列のメモリセルアドレスである等は物理
アドレスである。アドレス変換器ADCNVはかゝ
る実−物理アドレス変換を行なう。第５図はその
内部構造を示す。これはレジスタＲ１〜RNとセ
レクタSb，Scからなり、レジスタＲ１〜RNは前
記メモリチツプの数だけ設けられ、各々は当該メ
モリチツプの物理アドレスと、該アドレスの有効
無効を示すバリツドビツトＶからなる。CPU０，
CPU１が発したアクセスRA０，RA１はセレク
タSb，Scに入つて該アクセスの上位ビツトで、
対応するレジスタＲ１〜RNの１つを選び、それ
に格納されている物理アドレスPA０，PA１を読
出す。本例ではアドレス変換器に入力するアクセ
スはRA０，RA１の２つであるのでセレクタは
Sb，Scの２つとしているが、アドレス変換器に
入力するアクセスの数（種類）が多ければそれに
応じてセレクタSb，Sc……の数を増し、少なけ
れば減少する。例えば第２図のようにアドレス変
換器ADCNV０に入力するアクセスが１つであれ
ばセレクタはSa1つでよい。
ドレスに変換するものであるが、物理アドレスと
は実際のメモリのどこかを示すアドレスであり、
実アドレスとはマツピングの際割り当てたアドレ
スで、論理アドレス程仮想的ではないがまだ実際
のメモリをアクセスするレベルには至らないもの
である。具体例で示すと、今256アドレスを持つ
メモリチツプ８個で主記憶MSUを構成したとす
るとアドレス空間の大きさは2048である。その０
〜255、256〜511、512〜765、……を第１、第２、
第３、……のメモリチツプに割立ててもよく、ま
た０〜15、16〜31、32〜47、……を第１、第２、
第３、……のメモリに割当て一巡したあとの128
〜143、144〜159、160〜175、……を再び第１、
第２、第３……のメモリに割当て、以下同様にし
ていつてもよい。この場合のアドレス０〜2047が
実アドレス、実際のメモリチツプ上のアドレス、
上記の後者の例ならアドレス16は第２メモリの第
１行第１列のメモリセルアドレスである等は物理
アドレスである。アドレス変換器ADCNVはかゝ
る実−物理アドレス変換を行なう。第５図はその
内部構造を示す。これはレジスタＲ１〜RNとセ
レクタSb，Scからなり、レジスタＲ１〜RNは前
記メモリチツプの数だけ設けられ、各々は当該メ
モリチツプの物理アドレスと、該アドレスの有効
無効を示すバリツドビツトＶからなる。CPU０，
CPU１が発したアクセスRA０，RA１はセレク
タSb，Scに入つて該アクセスの上位ビツトで、
対応するレジスタＲ１〜RNの１つを選び、それ
に格納されている物理アドレスPA０，PA１を読
出す。本例ではアドレス変換器に入力するアクセ
スはRA０，RA１の２つであるのでセレクタは
Sb，Scの２つとしているが、アドレス変換器に
入力するアクセスの数（種類）が多ければそれに
応じてセレクタSb，Sc……の数を増し、少なけ
れば減少する。例えば第２図のようにアドレス変
換器ADCNV０に入力するアクセスが１つであれ
ばセレクタはSa1つでよい。
第４図の動作を第２図の場合と同様にCPU０
がMSU２をアクセスする場合について説明する
と、CPU０からのアクセスはMCU０のポートＰ
１′に設定され、ADCNV０によりアドレス変換
される。このアドレス変換されたアクセスはポー
トＰ１に設定され、そしてこのアクセスは自系の
MSUではなく他系のMSU２を示しているため自
系用アドレス選択回路Ｓ０へは入力されず、他系
用（リモート用）アドレス選択回路RS０へ入力
され、こゝで選択されてポートＰ７′を通して
MCU１へ送られる。MCU１へ送られたアクセス
はポートＰ１３に設定され、アドレス選択回路Ｓ
１により選択されてポートＰ１５を経てMSU２
へ送出される。アクセスを受けるとMSU２は、
該アクセスがデータフエツチリクエストならメモ
リ読出しを行ない、読出したデータはMCU１，
MCU０を経てCPU０へ送られるが、この経路は
図示していない。
がMSU２をアクセスする場合について説明する
と、CPU０からのアクセスはMCU０のポートＰ
１′に設定され、ADCNV０によりアドレス変換
される。このアドレス変換されたアクセスはポー
トＰ１に設定され、そしてこのアクセスは自系の
MSUではなく他系のMSU２を示しているため自
系用アドレス選択回路Ｓ０へは入力されず、他系
用（リモート用）アドレス選択回路RS０へ入力
され、こゝで選択されてポートＰ７′を通して
MCU１へ送られる。MCU１へ送られたアクセス
はポートＰ１３に設定され、アドレス選択回路Ｓ
１により選択されてポートＰ１５を経てMSU２
へ送出される。アクセスを受けるとMSU２は、
該アクセスがデータフエツチリクエストならメモ
リ読出しを行ない、読出したデータはMCU１，
MCU０を経てCPU０へ送られるが、この経路は
図示していない。
この第４図の回路ではアクセスはアドレス変換
されて自系用か他系用かが分つた状態で自系用ア
ドレス選択回路あるいは他系用アドレス選択回路
へ送られ、そこで優先レベルなどに従つて選択さ
れるので無駄な選択がない。第２図では先ずアク
セスが選択され、その後アドレス変換され、他系
用と分れば他系へ送られ、そこで再び選択され、
といつた経過をとるので無駄が多く、所要時間も
大になる恐れがある。但し第４図ではMCUに入
力したアクセスは先ずアドレス変換器に入力され
るので、ADCNVの入力数が多く、セレクタＳの
個数などは大になる。
されて自系用か他系用かが分つた状態で自系用ア
ドレス選択回路あるいは他系用アドレス選択回路
へ送られ、そこで優先レベルなどに従つて選択さ
れるので無駄な選択がない。第２図では先ずアク
セスが選択され、その後アドレス変換され、他系
用と分れば他系へ送られ、そこで再び選択され、
といつた経過をとるので無駄が多く、所要時間も
大になる恐れがある。但し第４図ではMCUに入
力したアクセスは先ずアドレス変換器に入力され
るので、ADCNVの入力数が多く、セレクタＳの
個数などは大になる。
自系用アドレス選択回路は実施例では２つの
MSUに共通としたが、これは個々のMSUに対応
させて複数としてよく、あるいはMCUに多数の
MSUが接続される場合はそれらを群に分け、各
群に対応させてアドレス選択回路を設けてもよ
い。
MSUに共通としたが、これは個々のMSUに対応
させて複数としてよく、あるいはMCUに多数の
MSUが接続される場合はそれらを群に分け、各
群に対応させてアドレス選択回路を設けてもよ
い。
発明の効果
以上説明したように本発明によればアクセス選
択回路を自系用と他系用に分け、これらの回路に
よりアドレス変換後にアクセス選択するようにし
たので無駄なアクセス選択がなくなり、アクセス
選択回路の有効利用、アクセス処理の効率化など
が図れる。
択回路を自系用と他系用に分け、これらの回路に
よりアドレス変換後にアクセス選択するようにし
たので無駄なアクセス選択がなくなり、アクセス
選択回路の有効利用、アクセス処理の効率化など
が図れる。
第１図は本発明を適用する複合システムの概要
を示すブロツク図、第２図は第１図のシステムに
おける記憶部制御装置の構成例を示すブロツク
図、第３図は第２図の一部の詳細を示すブロツク
図、第４図は本発明の実施例を示すブロツク図、
第５図は第４図の一部の詳細を示すブロツク図で
ある。 図面でCPUはアクセス発生装置、MSUは主記
憶装置、MCUは記憶部制御装置、ADCNVはア
ドレス変換回路、Ｓは自系主記憶装置に対するア
クセス選択回路、RSは他系用アドレス選択回路
である。
を示すブロツク図、第２図は第１図のシステムに
おける記憶部制御装置の構成例を示すブロツク
図、第３図は第２図の一部の詳細を示すブロツク
図、第４図は本発明の実施例を示すブロツク図、
第５図は第４図の一部の詳細を示すブロツク図で
ある。 図面でCPUはアクセス発生装置、MSUは主記
憶装置、MCUは記憶部制御装置、ADCNVはア
ドレス変換回路、Ｓは自系主記憶装置に対するア
クセス選択回路、RSは他系用アドレス選択回路
である。
Claims (1)
- 【特許請求の範囲】 １ 各々複数のアクセス発生装置および主記憶装
置が接続され、相互に接続されてアクセス及びデ
ータの送受を行なう複数の記憶部制御装置におい
て、 自系のアクセス発生装置が発生したアクセスの
アドレスを物理アドレスに変換するアドレス変換
回路と、 該アドレス変換の結果、自系の主記憶装置に対
するアクセスであることが分つたアクセス、及び
他系からの自系主記憶装置に対するアクセスを受
けてアクセス選択を行なう自系用アドレス選択回
路、 該アドレス変換の結果、他系の主記憶装置に対
するアクセスであることが分つたアクセスを選択
する他系用アドレス選択回路を備えることを特徴
とする記憶部制御装置。 ２ 他系用アクセス選択回路は、他系の数だけ設
けられてその各々に専属することを特徴とする特
許請求の範囲第１項記載の記憶部制御装置。 ３ 自系用アクセス選択回路は、当該記憶部制御
装置に接続される主記憶装置の個々あるいは群に
対応して複数個設けられて各々に専属することを
特徴とする特許請求の範囲第１項記載の記憶部制
御装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25192383A JPS60140454A (ja) | 1983-12-27 | 1983-12-27 | 記憶部制御装置 |
| CA000469910A CA1221464A (en) | 1983-12-26 | 1984-12-12 | Data processor system having improved data throughput of multiprocessor system |
| EP84402614A EP0147295B1 (en) | 1983-12-26 | 1984-12-17 | Data processing system including a plurality of multiprocessor systems |
| DE8484402614T DE3484235D1 (de) | 1983-12-26 | 1984-12-17 | Datenverarbeitungssystem mit mehreren multiprozessorsystemen. |
| US06/682,316 US4718006A (en) | 1983-12-26 | 1984-12-17 | Data processor system having improved data throughput in a multiprocessor system |
| AU36857/84A AU554059B2 (en) | 1983-12-26 | 1984-12-18 | A data processor system having improved data throughput of multiprocessor system |
| BR8406678A BR8406678A (pt) | 1983-12-26 | 1984-12-21 | Sistema processador de dados incluindo uma pluralidade de sistemas multiprocessadores e processo para processamento de dados em uma unidade de controle de memoria fornecida em um sistema multiprocessador |
| KR1019840008243A KR890004995B1 (ko) | 1983-12-26 | 1984-12-21 | 멀티프로세서 시스템의 향상된 데이타 처리능력을 갖는 데이타 처리시스템 및 방법 |
| ES539033A ES8602272A1 (es) | 1983-12-26 | 1984-12-24 | Una instalacion de tratamiento de datos que incluye una pluralidad de dispositivos multiprocesadores. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25192383A JPS60140454A (ja) | 1983-12-27 | 1983-12-27 | 記憶部制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140454A JPS60140454A (ja) | 1985-07-25 |
| JPS6356573B2 true JPS6356573B2 (ja) | 1988-11-08 |
Family
ID=17229975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25192383A Granted JPS60140454A (ja) | 1983-12-26 | 1983-12-27 | 記憶部制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472568U (ja) * | 1990-11-01 | 1992-06-25 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006221433A (ja) * | 2005-02-10 | 2006-08-24 | Sony Corp | 共有メモリ装置 |
-
1983
- 1983-12-27 JP JP25192383A patent/JPS60140454A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472568U (ja) * | 1990-11-01 | 1992-06-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60140454A (ja) | 1985-07-25 |
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