JPS63158660A - マルチプロセツサバス制御方式 - Google Patents
マルチプロセツサバス制御方式Info
- Publication number
- JPS63158660A JPS63158660A JP30728586A JP30728586A JPS63158660A JP S63158660 A JPS63158660 A JP S63158660A JP 30728586 A JP30728586 A JP 30728586A JP 30728586 A JP30728586 A JP 30728586A JP S63158660 A JPS63158660 A JP S63158660A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- system bus
- unit
- communication
- bidirectional buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置等に使用されるシステムバスに複
数のプロセッサを有するマルチプロセッサバス制御方式
に関し、特に、バスの効率を向上させ、且つ一部のユニ
ットに障害が発生した場合においても通信可能なマルチ
プロセッサバス制御方式に関する。
数のプロセッサを有するマルチプロセッサバス制御方式
に関し、特に、バスの効率を向上させ、且つ一部のユニ
ットに障害が発生した場合においても通信可能なマルチ
プロセッサバス制御方式に関する。
数値制御装置等において、１個のシステムバスに複数の
プロセッサ、メモリ等を接続してシステムを構成するマ
ルチプロセッサハス制御方式が広（採用されている。こ
のマルチプロセッサハス制御方式は、１個のシステムバ
スに複数のプロセッサ、メモリ等が接続されているので
、各メモリのデータを共有することができ、又、プロセ
ッサ間の通信もできるので、システム構成が簡単で汎用
性も高く、有用である。
プロセッサ、メモリ等を接続してシステムを構成するマ
ルチプロセッサハス制御方式が広（採用されている。こ
のマルチプロセッサハス制御方式は、１個のシステムバ
スに複数のプロセッサ、メモリ等が接続されているので
、各メモリのデータを共有することができ、又、プロセ
ッサ間の通信もできるので、システム構成が簡単で汎用
性も高く、有用である。
しかし、この方式は１個のシステムバスを共有している
ので、１個のプロセッサがバスを使用しているときは、
他のプロセッサはバスを使用することができず、処理時
間が遅くなるという問題点がある。これを、解決するた
めに、システムバスを共有メモリを介して接続するのも
１つの方法であるが、この場合一方のシステムバスに接
続されているユニットに障害が発生すると、システムバ
ス間の通信が全くできなくなってしまうという問題点が
ある。
ので、１個のプロセッサがバスを使用しているときは、
他のプロセッサはバスを使用することができず、処理時
間が遅くなるという問題点がある。これを、解決するた
めに、システムバスを共有メモリを介して接続するのも
１つの方法であるが、この場合一方のシステムバスに接
続されているユニットに障害が発生すると、システムバ
ス間の通信が全くできなくなってしまうという問題点が
ある。
本発明の目的は上記問題点を解決し、バスの効率を向上
させ、且つシステムバスの一方のユニットに障害が発生
した場合においても通信可能なマルチプロセッサバス制
御方式を提供することにある。
させ、且つシステムバスの一方のユニットに障害が発生
した場合においても通信可能なマルチプロセッサバス制
御方式を提供することにある。
本発明では上記の問題点を解決するために、第１図に示
すように、 システムバス（１２）に複数のプロセッサ（１１，１３
，２１）を有するマルチプロセッサハス制御方式におい
て、 バスの途中に配置された共存メモリ （３）と、該共有
メモリ （３）に並列に接続された双方向性バッファ（
４）とを有し、 通常の制御においては前記共有メモリ （３）を介して
、通信をおこない、 一方のプロセッサ（２１）等に障害が発生した場合等に
おいては、前記双方向性バッファ（４）を介して通信を
行うように構成したことを特徴とするマルチプロセッサ
バス制御方式が、提供される。
すように、 システムバス（１２）に複数のプロセッサ（１１，１３
，２１）を有するマルチプロセッサハス制御方式におい
て、 バスの途中に配置された共存メモリ （３）と、該共有
メモリ （３）に並列に接続された双方向性バッファ（
４）とを有し、 通常の制御においては前記共有メモリ （３）を介して
、通信をおこない、 一方のプロセッサ（２１）等に障害が発生した場合等に
おいては、前記双方向性バッファ（４）を介して通信を
行うように構成したことを特徴とするマルチプロセッサ
バス制御方式が、提供される。
通常の動作においては、システムバス（１）に接続され
たユニット群と、システムバス（２）に接続されたユニ
ット群では独立にシステムハスを専有して制御を行うこ
とができる。
たユニット群と、システムバス（２）に接続されたユニ
ット群では独立にシステムハスを専有して制御を行うこ
とができる。
システムバス（１）とシステムバス（２）間のやりとり
は、共有ＲＡＭ （３）を介して行う。
は、共有ＲＡＭ （３）を介して行う。
しかし、プロセッサ（２１）に障害が発生した場合は、
メモリ （２２）の内容はプロセッサ（２１）によって
共有ＲＡＭに書込むことができないので、プロセッサ１
１が双方向性バッファ（４）を有効にし、メモリュニソ
１−（２２）に直接アクセスすることにより、プロセッ
サユニット（２１）以外のユニットについては、通信を
保つことができる。
メモリ （２２）の内容はプロセッサ（２１）によって
共有ＲＡＭに書込むことができないので、プロセッサ１
１が双方向性バッファ（４）を有効にし、メモリュニソ
１−（２２）に直接アクセスすることにより、プロセッ
サユニット（２１）以外のユニットについては、通信を
保つことができる。
以下本発明の一実施例を図面に基づいて説明する。
第１図に本発明の一実施例のブロック図を示す。
図において、１及び２はシステムハスであり、共有ＲＡ
Ｍ３及びこれに並列に接続された双方向性バッファ４に
よって、接続されている。
Ｍ３及びこれに並列に接続された双方向性バッファ４に
よって、接続されている。
システムバス１にはプロセッサ１１．ＲＯＭ及びＲＡＭ
を含むメモリユニット１２、ＲＡＭを含むプロセッサユ
ニット１３及び表示装置（ＣＲＴ）１４が接続されてい
る。これらのユニット間でシステムバス１を共有して制
御を実行することができる。
を含むメモリユニット１２、ＲＡＭを含むプロセッサユ
ニット１３及び表示装置（ＣＲＴ）１４が接続されてい
る。これらのユニット間でシステムバス１を共有して制
御を実行することができる。
システムハス２にはプロセッサユニット２１及びＲＡＭ
を有するメモリユニット２２等が接続されている。プロ
セッサユニット２１とメモリユニット２２はシステムバ
ス２を専有して使用することができる。
を有するメモリユニット２２等が接続されている。プロ
セッサユニット２１とメモリユニット２２はシステムバ
ス２を専有して使用することができる。
このように、システムバス１に接続されたユニットと、
システムバス２に接続されたユニットはそれぞれ独立に
システムバスを使用して、互いに干渉しない。両方のユ
ニット間の通信は共有ＲＡＭを介して行う。すなわち、
プロセッサユニット１１がメモリユニット１２の内容を
共有ＲＡＭに書込み、プロセッサユニット２１が共有Ｒ
ＡＭからこのデータを読出し、メモリユニット２２に書
込むことにより通信を行う。勿論逆方向の通信も逆の動
作を行うことによりできる。
システムバス２に接続されたユニットはそれぞれ独立に
システムバスを使用して、互いに干渉しない。両方のユ
ニット間の通信は共有ＲＡＭを介して行う。すなわち、
プロセッサユニット１１がメモリユニット１２の内容を
共有ＲＡＭに書込み、プロセッサユニット２１が共有Ｒ
ＡＭからこのデータを読出し、メモリユニット２２に書
込むことにより通信を行う。勿論逆方向の通信も逆の動
作を行うことによりできる。
しかし、たとえばプロセッサユニット２１に障害が発生
すると、メモリユニット２２は正常であっても、メモリ
ユニット２２の内容はプロセソサユニット２１によって
共有ＲＡ Ｍ ３に書込ことかできないので、プロセッ
サユニット１１はメモリユニット２２の内容を読出すこ
とができない。この場合は、プロセッサユニット１１は
図示されていない手段によって、プロセッサユニット２
１の障害を認識し、双方向性バッファ４を有効にし、双
方向性バッファ４を介して、メモリユニット２２の内容
を読出すようにする。場合によっては、プロセッサユニ
ット２１の障害の内容を表示装置（ＣＲＴ）１４に表示
することもできる。
すると、メモリユニット２２は正常であっても、メモリ
ユニット２２の内容はプロセソサユニット２１によって
共有ＲＡ Ｍ ３に書込ことかできないので、プロセッ
サユニット１１はメモリユニット２２の内容を読出すこ
とができない。この場合は、プロセッサユニット１１は
図示されていない手段によって、プロセッサユニット２
１の障害を認識し、双方向性バッファ４を有効にし、双
方向性バッファ４を介して、メモリユニット２２の内容
を読出すようにする。場合によっては、プロセッサユニ
ット２１の障害の内容を表示装置（ＣＲＴ）１４に表示
することもできる。
このようにして、システムバスの効率を上げ、且つ一方
のシステムバスのユニットの一部に障害が発生した場合
でも、システムバス１に接続されたユニットとシステム
バス２に接続された他のユニットとの通信を行うことが
できる。
のシステムバスのユニットの一部に障害が発生した場合
でも、システムバス１に接続されたユニットとシステム
バス２に接続された他のユニットとの通信を行うことが
できる。
上記の例では、共有ＲＡＭ及び双方向性バッファは１個
の例で説明したが、これを複数個にして、システムバス
もこれに応じた個数に拡張することができる。
の例で説明したが、これを複数個にして、システムバス
もこれに応じた個数に拡張することができる。
また、双方向性バッファ４を有効にするのはソフトウェ
アで行っても良いし、ハードウェアで行うこともできる
。
アで行っても良いし、ハードウェアで行うこともできる
。
以上説明したように本発明では、システムと途中に共有
ＲＡＭとこれに並列に接続された双方向性バッファを設
けたので、システムバスの使用効率を上げ、障害が発生
した場合でも支障のないマルチプロセッサハス制御方式
を提供することができる。
ＲＡＭとこれに並列に接続された双方向性バッファを設
けたので、システムバスの使用効率を上げ、障害が発生
した場合でも支障のないマルチプロセッサハス制御方式
を提供することができる。
第１図は本発明の一実施例のブロック図である。
Claims (1)
- （１）システムバスに複数のプロセッサを有するマルチ
プロセッサバス制御方式において、 バスの途中に配置された共有メモリと、 該共有メモリに並列に接続された双方向性バッファとを
有し、 通常の制御においては前記共有メモリを介して、通信を
おこない、 一方のプロセッサ等に障害が発生した場合等においては
、前記双方向性バッファを介して通信を行うように構成
したことを特徴とするマルチプロセッサバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30728586A JPS63158660A (ja) | 1986-12-23 | 1986-12-23 | マルチプロセツサバス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30728586A JPS63158660A (ja) | 1986-12-23 | 1986-12-23 | マルチプロセツサバス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63158660A true JPS63158660A (ja) | 1988-07-01 |
Family
ID=17967286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30728586A Pending JPS63158660A (ja) | 1986-12-23 | 1986-12-23 | マルチプロセツサバス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63158660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168155A (ja) * | 1992-11-30 | 1994-06-14 | Mitsubishi Electric Corp | デバッグ方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162056A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Composite computer system |
| JPS61267161A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 多重系デ−タの転送装置 |
-
1986
- 1986-12-23 JP JP30728586A patent/JPS63158660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162056A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Composite computer system |
| JPS61267161A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 多重系デ−タの転送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06168155A (ja) * | 1992-11-30 | 1994-06-14 | Mitsubishi Electric Corp | デバッグ方式 |
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