JPH0364907B2 - - Google Patents
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- Publication number
- JPH0364907B2 JPH0364907B2 JP9256782A JP9256782A JPH0364907B2 JP H0364907 B2 JPH0364907 B2 JP H0364907B2 JP 9256782 A JP9256782 A JP 9256782A JP 9256782 A JP9256782 A JP 9256782A JP H0364907 B2 JPH0364907 B2 JP H0364907B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- conversion circuit
- communication line
- intelligence
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
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- General Physics & Mathematics (AREA)
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- Multi Processors (AREA)
- Feedback Control In General (AREA)
- Safety Devices In Control Systems (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
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Description
【発明の詳細な説明】
本発明は、冗長化した出力装置を用いる出力制
御システムの改良に関するものである。
御システムの改良に関するものである。
第１図は冗長化した出力装置を用いる出力制御
システムの従来例を示す構成ブロツク図である。
１は出力装置のチエツク出力を読み取つてどの出
力装置から出力するかを選択し、選択した出力装
置に出力データを出力する上位インテリジエン
ス・ユニツト、３，４はこの上位インテリジエン
ス・ユニツト１から選信線路２を介して出力デー
タを送信される出力装置、３１，４１は前記出力
データを保持する出力データ・ベース、３２，４
２は前記出力データ・ベースの内容に応じたアナ
ログ出力を発生するＤ／Ａ変換回路、３３，４３
は選択されたアナログ出力に対応したデイジタル
出力を与えるＡ／Ｄ変換回路、３４，４４は被選
択時に前記各デイジタル出力と前記出力データ・
ベース３１，４１の出力データ内容をそれぞれ比
較して読み返しチエツクを行ない、そのチエツク
出力を出力データ・ベース３１，４１に送り前記
上位インテリジエンス・ユニツト１から読みこみ
可能にする出力インテリジエンスである。５は前
記上位インテリジエンス・ユニツトから送られる
出力選択信号を受け、切換ライン５１を介して出
力切換スイツチ５２を駆動する出力切換回路、５
３は監視ライン３５，４５を介して前記アナログ
出力を前記出力装置３，４にフイードバツクする
コンデイシヨナである。５４は前記アナログ出力
信号が与えられる負荷である。
システムの従来例を示す構成ブロツク図である。
１は出力装置のチエツク出力を読み取つてどの出
力装置から出力するかを選択し、選択した出力装
置に出力データを出力する上位インテリジエン
ス・ユニツト、３，４はこの上位インテリジエン
ス・ユニツト１から選信線路２を介して出力デー
タを送信される出力装置、３１，４１は前記出力
データを保持する出力データ・ベース、３２，４
２は前記出力データ・ベースの内容に応じたアナ
ログ出力を発生するＤ／Ａ変換回路、３３，４３
は選択されたアナログ出力に対応したデイジタル
出力を与えるＡ／Ｄ変換回路、３４，４４は被選
択時に前記各デイジタル出力と前記出力データ・
ベース３１，４１の出力データ内容をそれぞれ比
較して読み返しチエツクを行ない、そのチエツク
出力を出力データ・ベース３１，４１に送り前記
上位インテリジエンス・ユニツト１から読みこみ
可能にする出力インテリジエンスである。５は前
記上位インテリジエンス・ユニツトから送られる
出力選択信号を受け、切換ライン５１を介して出
力切換スイツチ５２を駆動する出力切換回路、５
３は監視ライン３５，４５を介して前記アナログ
出力を前記出力装置３，４にフイードバツクする
コンデイシヨナである。５４は前記アナログ出力
信号が与えられる負荷である。
上位インテリジエンス・ユニツト１において例
えば出力装置３が選択されると出力切換スイツチ
５２は出力装置３側に切換わる。出力装置３の出
力データ・ベースには上位インテリジエンス・ユ
ニツト１からの出力データが送られて保持され
る。この出力データはＤ／Ａ変換回路３２によつ
て対応したアナログ信号となり、出力切換スイツ
チ５２を介して操作端５４に加えられる。コンデ
イシヨナ５３、監視ライン３５を介してこのアナ
ロ出力はＡ／Ｄ変換回路３３にフイードバツクさ
れ、出力インテリジエンス３４においてそのデイ
ジタル出力は出力データ・ベース３１の内容と比
較チエツクされる。このチエツク結果は上位イン
テリジエンス・ユニツト１によつて読み込まれ、
出力装置選択のための情報となる。上位インテリ
ジエンス・ユニツト１によつて選択されなかつた
（待機状態の）出力装置４のＡ／Ｄ変換回路４３
にも前記コンデイシヨナ５３の出力が監視ライン
４５を介して加えられる。前記Ａ／Ｄ変換回路４
３のデイジタル出力は出力データ・ベース４１に
加えられる。即ち出力装置３からのアナログ出力
に出力データ・ベース４１の値をトラツキングさ
せている。
えば出力装置３が選択されると出力切換スイツチ
５２は出力装置３側に切換わる。出力装置３の出
力データ・ベースには上位インテリジエンス・ユ
ニツト１からの出力データが送られて保持され
る。この出力データはＤ／Ａ変換回路３２によつ
て対応したアナログ信号となり、出力切換スイツ
チ５２を介して操作端５４に加えられる。コンデ
イシヨナ５３、監視ライン３５を介してこのアナ
ロ出力はＡ／Ｄ変換回路３３にフイードバツクさ
れ、出力インテリジエンス３４においてそのデイ
ジタル出力は出力データ・ベース３１の内容と比
較チエツクされる。このチエツク結果は上位イン
テリジエンス・ユニツト１によつて読み込まれ、
出力装置選択のための情報となる。上位インテリ
ジエンス・ユニツト１によつて選択されなかつた
（待機状態の）出力装置４のＡ／Ｄ変換回路４３
にも前記コンデイシヨナ５３の出力が監視ライン
４５を介して加えられる。前記Ａ／Ｄ変換回路４
３のデイジタル出力は出力データ・ベース４１に
加えられる。即ち出力装置３からのアナログ出力
に出力データ・ベース４１の値をトラツキングさ
せている。
上記の様な構成の場合に、上位インテリジエン
ス・ユニツトにより選択された出力装置について
は出力回路のセルフチエツクがなされるが、待機
状態の出力装置についてはなされないという欠点
を有する。また出力切換回路、出力切換スイツ
チ、切換ライン、監視ライン等が必要なので構成
が複雑でコスト高という問題もある。待機状態の
出力装置の出力回路についてもセルフチエツクを
行うと更に構成は複雑となる。
ス・ユニツトにより選択された出力装置について
は出力回路のセルフチエツクがなされるが、待機
状態の出力装置についてはなされないという欠点
を有する。また出力切換回路、出力切換スイツ
チ、切換ライン、監視ライン等が必要なので構成
が複雑でコスト高という問題もある。待機状態の
出力装置の出力回路についてもセルフチエツクを
行うと更に構成は複雑となる。
本発明は上記の欠点を解消するためになされた
もので、簡単な構成で、冗長化された出力装置の
全てを常にセルフチエツクできる出力制御システ
ムの実現を目的としている。
もので、簡単な構成で、冗長化された出力装置の
全てを常にセルフチエツクできる出力制御システ
ムの実現を目的としている。
本発明によれば、上位インテリジエンス・ユニ
ツトから同一出力データ及び出力選択信号を冗長
化された出力装置に送信し、許可側（選択側）と
待機側の出力装置が共に出力の読み返しチエツク
を行ない、フイールドには選択側出力装置からの
出力のみを送ることにより上記の目的を達成でき
る。
ツトから同一出力データ及び出力選択信号を冗長
化された出力装置に送信し、許可側（選択側）と
待機側の出力装置が共に出力の読み返しチエツク
を行ない、フイールドには選択側出力装置からの
出力のみを送ることにより上記の目的を達成でき
る。
以下図面にもとづいて本発明を説明する。
第２図は、本発明に係る装置の要部を示す構成
ブロツク図である。図において、６，７は通信線
路２を介して上位インテリジエンス・ユニツト１
１と接続する出力装置、６１，７１は前記上位イ
ンテリジエンス・ユニツトから送信される出力デ
ータを保持する出力データ・ベース、６２，７２
はこの出力データ・ベース６１，７１の内容に応
じたアナログ出力を発生するＤ／Ａ変換回路、６
３，７３は前記上位インテリジエンス・ユニツト
から送信される出力選択信号に対応して動作する
出力スイツチ、６４，７４は前記アナログ出力に
応じたデイジタル出力を発生するＡ／Ｄ変換回
路、６５，７５はこのＡ／Ｄ変換回路６４，７４
の出力を前記出力データ・ベース６１，７１の出
力データ内容とそれぞれ比較して読み返しチエツ
クを行ない、そのチエツク出力を出力データ・ベ
ース６１，７１に送り前記上位インテリジエン
ス・ユニツト１１から読みこみ可能にする出力イ
ンテリジエンスである。上位インテリジエンス・
ユニツト１１は冗長化された出力装置６，７に同
一出力データを送信するとともに、各出力装置の
チエツク出力を読み取つて出力装置を選択し、各
出力装置に出力選択信号を送信する。
ブロツク図である。図において、６，７は通信線
路２を介して上位インテリジエンス・ユニツト１
１と接続する出力装置、６１，７１は前記上位イ
ンテリジエンス・ユニツトから送信される出力デ
ータを保持する出力データ・ベース、６２，７２
はこの出力データ・ベース６１，７１の内容に応
じたアナログ出力を発生するＤ／Ａ変換回路、６
３，７３は前記上位インテリジエンス・ユニツト
から送信される出力選択信号に対応して動作する
出力スイツチ、６４，７４は前記アナログ出力に
応じたデイジタル出力を発生するＡ／Ｄ変換回
路、６５，７５はこのＡ／Ｄ変換回路６４，７４
の出力を前記出力データ・ベース６１，７１の出
力データ内容とそれぞれ比較して読み返しチエツ
クを行ない、そのチエツク出力を出力データ・ベ
ース６１，７１に送り前記上位インテリジエン
ス・ユニツト１１から読みこみ可能にする出力イ
ンテリジエンスである。上位インテリジエンス・
ユニツト１１は冗長化された出力装置６，７に同
一出力データを送信するとともに、各出力装置の
チエツク出力を読み取つて出力装置を選択し、各
出力装置に出力選択信号を送信する。
上位インテリジエンス・ユニツトによつて例え
ば出力装置６が選択されると出力スイツチ６３は
閉じ、出力スイツチ７３は開いて、Ｄ／Ａ変換回
路６２からのアナログ出力がフイールドへ送られ
る。Ｄ／Ａ変換器６２，７２のアナログ出力は選
択、待機に拘らず常にフイードバツクされ読み返
しチエツクされている。
ば出力装置６が選択されると出力スイツチ６３は
閉じ、出力スイツチ７３は開いて、Ｄ／Ａ変換回
路６２からのアナログ出力がフイールドへ送られ
る。Ｄ／Ａ変換器６２，７２のアナログ出力は選
択、待機に拘らず常にフイードバツクされ読み返
しチエツクされている。
このような構成によれば、出力装置は従来例と
同程度のハードウエアで常時セルフチエツクで
き、したがつて故障の早期発見が可能となり、コ
スト・パーフオマンスが大幅に向上する。また上
位インテリジエンスからの出力選択信号が通信線
路を介して各出力装置に送られ、各出力装置内部
の出力スイツチに伝えられるので、各出力装置か
ら負荷にアナログ出力を供給するための配線以外
には、切換や監視のための特別な配線を出力装置
の外部で行う必要がない。したがつてハードワイ
アリングが減少するので、パネル内配線が簡単と
なり、信頼性の向上やコストダウンを図ることが
できる。すなわち既存の通信線路を利用して外部
配線の増加を防ぐことにより信頼性の低下をなく
し、出力装置内部の配線を用いることにより現場
で行うハードワイアリングよりはるかに高い信頼
性を得ている。
同程度のハードウエアで常時セルフチエツクで
き、したがつて故障の早期発見が可能となり、コ
スト・パーフオマンスが大幅に向上する。また上
位インテリジエンスからの出力選択信号が通信線
路を介して各出力装置に送られ、各出力装置内部
の出力スイツチに伝えられるので、各出力装置か
ら負荷にアナログ出力を供給するための配線以外
には、切換や監視のための特別な配線を出力装置
の外部で行う必要がない。したがつてハードワイ
アリングが減少するので、パネル内配線が簡単と
なり、信頼性の向上やコストダウンを図ることが
できる。すなわち既存の通信線路を利用して外部
配線の増加を防ぐことにより信頼性の低下をなく
し、出力装置内部の配線を用いることにより現場
で行うハードワイアリングよりはるかに高い信頼
性を得ている。
さらに各出力装置のアナログ出力の読み返しチ
エツクを各出力装置内部の出力インテリジエンス
で行つており、上位インテリジエンスはそのチエ
ツク結果のみを監視していればよいので、上位イ
ンテリジエンスに大きな負荷がかからず、また各
出力インテリジエンスは高速で読み返しチエツク
を行うことができるので、高速の故障判断が可能
である。
エツクを各出力装置内部の出力インテリジエンス
で行つており、上位インテリジエンスはそのチエ
ツク結果のみを監視していればよいので、上位イ
ンテリジエンスに大きな負荷がかからず、また各
出力インテリジエンスは高速で読み返しチエツク
を行うことができるので、高速の故障判断が可能
である。
なお第２図の実施例において、出力装置を２台
とした場合を示したが、更に台数を増やすことも
同様に可能である。
とした場合を示したが、更に台数を増やすことも
同様に可能である。
以上述べたように、本発明によれば冗長化され
た出力装置の全てを常時セルフチエツクできる出
力制御システムを簡単な構成で実現できる。
た出力装置の全てを常時セルフチエツクできる出
力制御システムを簡単な構成で実現できる。
第１図は冗長化した出力制御システムの従来例
を示す構成ブロツク図、第２図は本発明の実施例
を示す構成ブロツク図である。 ２……通信線路、６，７……出力装置、１１…
…上位インテリジエンス・ユニツト、６１，７１
……出力データ・ベース、６２，７２……Ｄ／Ａ
変換回路、６３，７３……出力スイツチ、６４，
７４……Ａ／Ｄ変換回路、６５，７５……出力イ
ンテリジエンス。
を示す構成ブロツク図、第２図は本発明の実施例
を示す構成ブロツク図である。 ２……通信線路、６，７……出力装置、１１…
…上位インテリジエンス・ユニツト、６１，７１
……出力データ・ベース、６２，７２……Ｄ／Ａ
変換回路、６３，７３……出力スイツチ、６４，
７４……Ａ／Ｄ変換回路、６５，７５……出力イ
ンテリジエンス。
Claims (1)
- 【特許請求の範囲】 １ 上位インテリジエンス・ユニツトと、この上
位インテリジエンス・ユニツトと通信線路を介し
て接続する複数の出力装置とを備え、前記出力装
置のいずれかを選択して負荷を制御する出力制御
システムにおいて、 出力装置は、 上位インテリジエンス・ユニツトから通信線路
を介して送信される出力データを保持する出力デ
ータ・ベースと、 前記出力データをアナログ信号に変換するＤ／
Ａ変換回路と、 このＤ／Ａ変換回路から出力されるアナログ信
号をデイジタル信号に変換するＡ／Ｄ変換回路
と、 このＡ／Ｄ変換回路から出力される前記デイジ
タル信号と前記出力データ・ベースから出力され
る前記出力データを比較して読み返しチエツクを
行い、そのチエツク出力を前記出力データ・ベー
スに送る出力インテリジエンスと、 前記上位インテリジエンスにより前記通信線路
を介して制御され、前記Ｄ／Ａ変換回路からのア
ナログ信号を負荷に対し送出状態または非送出状
態とする出力スイツチから構成され、 上位インテリジエンス・ユニツトは前記複数の
出力装置に前記通信線路を介して同一の出力デー
タを送信するとともに、前記各出力装置の出力デ
ータ・ベースから前記通信線路を介してチエツク
出力を読込み、このチエツク出力に基づいて出力
選択信号を前記通信線路を介して前記各出力装置
に送信し、選択した前記出力装置の前記出力スイ
ツチのみを送出状態とするように構成されたこと
を特徴とする出力制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092567A JPS58208833A (ja) | 1982-05-31 | 1982-05-31 | 出力制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57092567A JPS58208833A (ja) | 1982-05-31 | 1982-05-31 | 出力制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58208833A JPS58208833A (ja) | 1983-12-05 |
| JPH0364907B2 true JPH0364907B2 (ja) | 1991-10-08 |
Family
ID=14057998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57092567A Granted JPS58208833A (ja) | 1982-05-31 | 1982-05-31 | 出力制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208833A (ja) |
-
1982
- 1982-05-31 JP JP57092567A patent/JPS58208833A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58208833A (ja) | 1983-12-05 |
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