JPH0364913A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0364913A JPH0364913A JP1202172A JP20217289A JPH0364913A JP H0364913 A JPH0364913 A JP H0364913A JP 1202172 A JP1202172 A JP 1202172A JP 20217289 A JP20217289 A JP 20217289A JP H0364913 A JPH0364913 A JP H0364913A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- ion implantation
- substrate
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特にレジストをマスクにして不
純物のイオン注入を行う方法の改良に関し、 デバイス性能に影響を及ぼす領域を通過する放電量を減
少させて、イオン注入の際のチャージアップによるデバ
イス性能の劣化を防止することを目的とし、 レジスト膜をマスクにして半導体基板内に選択的に不純
物のイオン注入を行うに際して、該半導体基板上に、フ
ィールド絶縁膜が開口された不純物を導入しようとする
領域及びダミー領域を形成し、該基板上に該不純物を導
入しようとする領域及びダミー領域を共に表出する一体
の開孔を有するレジスト膜を形成し、該レジスト膜をマ
スクにしイオン注入を行って、該イオン注入中にイオン
照射面に発生する電荷を、該ダミー領域を介し該半導体
基板内に流失せしめる工程、または、半導体基板上に、
該半導体基板上のフィールド絶縁膜が開口されてなるス
クライブラインを表出する第１の開孔と、不純物を導入
しようとする領域を表出し且つ該第１の開孔まで延在す
る第２の開孔とを有するレジスト膜を形成し、該レジス
ト膜をマスクにし該半導体基板内に不純物のイオン注入
を行って、該イオン注入中にイオン照射面に発生する電
荷を、該スクライブラインを介し該半導体基板内に流失
せしめる工程、または、半導体基板上に不純物の導入を
避ける領域を選択的に覆うレジストパターンを形成し、
該レジストパターンをマスクにしイオン注入を行って、
該イオン注入中にイオン照射面に発生する電荷を、表出
する該半導体基板上のフィールド絶縁膜の開口部を介し
半導体基板内に流出せしめる工程の、少なくとも一つを
有して構成される。
純物のイオン注入を行う方法の改良に関し、 デバイス性能に影響を及ぼす領域を通過する放電量を減
少させて、イオン注入の際のチャージアップによるデバ
イス性能の劣化を防止することを目的とし、 レジスト膜をマスクにして半導体基板内に選択的に不純
物のイオン注入を行うに際して、該半導体基板上に、フ
ィールド絶縁膜が開口された不純物を導入しようとする
領域及びダミー領域を形成し、該基板上に該不純物を導
入しようとする領域及びダミー領域を共に表出する一体
の開孔を有するレジスト膜を形成し、該レジスト膜をマ
スクにしイオン注入を行って、該イオン注入中にイオン
照射面に発生する電荷を、該ダミー領域を介し該半導体
基板内に流失せしめる工程、または、半導体基板上に、
該半導体基板上のフィールド絶縁膜が開口されてなるス
クライブラインを表出する第１の開孔と、不純物を導入
しようとする領域を表出し且つ該第１の開孔まで延在す
る第２の開孔とを有するレジスト膜を形成し、該レジス
ト膜をマスクにし該半導体基板内に不純物のイオン注入
を行って、該イオン注入中にイオン照射面に発生する電
荷を、該スクライブラインを介し該半導体基板内に流失
せしめる工程、または、半導体基板上に不純物の導入を
避ける領域を選択的に覆うレジストパターンを形成し、
該レジストパターンをマスクにしイオン注入を行って、
該イオン注入中にイオン照射面に発生する電荷を、表出
する該半導体基板上のフィールド絶縁膜の開口部を介し
半導体基板内に流出せしめる工程の、少なくとも一つを
有して構成される。
本発明は半導体装置の製造方法、特にレジストをマスク
にして不純物のイオン注入を行う方法の改良に関する。
にして不純物のイオン注入を行う方法の改良に関する。
例えばＭＯ３ＩＧの製造工程においては、高集積化に伴
う素子の微細化のために、不純物の高ドーズ量イオン注
入に際してのイオン照射面のチャージアップによるゲー
ト絶縁膜破壊の問題が生じている。
う素子の微細化のために、不純物の高ドーズ量イオン注
入に際してのイオン照射面のチャージアップによるゲー
ト絶縁膜破壊の問題が生じている。
これを防止するためにイオン注入装置側においては、被
処理基板の表面に電子を照射して負に帯電せしめておき
、これによって注入されるイオンの電荷を中和する等の
方法が講じられているが、未だ不充分であり、デバイス
側でも構造、プロセスの改良により耐チャージアップ性
を向上させる必要がある。
処理基板の表面に電子を照射して負に帯電せしめておき
、これによって注入されるイオンの電荷を中和する等の
方法が講じられているが、未だ不充分であり、デバイス
側でも構造、プロセスの改良により耐チャージアップ性
を向上させる必要がある。
従来のイオン注入技術においては、第５図にレジストマ
スクの模式平面図を示すように、不純物のイオン注入を
行おうとする被処理基板上即ちこの基板上に配列される
チップ領域５１上に、マスクとなるレジスト膜５２を形
成し、このレジスト膜５２にイオン注入を行う領域のみ
を選択的に表出する開孔５３を形成し、この開孔５３を
介して上記被処理基板のチップ領域５１内に、選択的に
不純物のイオン注入がなされていた。
スクの模式平面図を示すように、不純物のイオン注入を
行おうとする被処理基板上即ちこの基板上に配列される
チップ領域５１上に、マスクとなるレジスト膜５２を形
成し、このレジスト膜５２にイオン注入を行う領域のみ
を選択的に表出する開孔５３を形成し、この開孔５３を
介して上記被処理基板のチップ領域５１内に、選択的に
不純物のイオン注入がなされていた。
即ち例えばＭＯＳＦＥＴのソース／ドレイン領域を形成
するための不純物のイオン注入を行うに際しては、例え
ば第６図に平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）、Ｂ
−Ｂ矢視断面図（Ｃ）を模式的に示すように、ｐ型シリ
コン（Ｓｔ）基板１面のフィールド酸化膜２により画定
された素子形成領域３上にゲート酸化膜４を形成し、そ
の上に例えば素子形ｔｃ９Ｍ域３を横切るゲート電極５
を形成した後、この基板上にマスクとなるレジスト膜６
を形成し、このレジスト膜６に前記素子形成領域３を位
置合わせ誤差を見込んでやや広く表出するイオン注入用
の開孔７を形成し、この開孔７を介し、ゲート電極５を
マスクにし、ゲート酸化膜４を貫いてｎ型不純物例えば
砒素（Ａｓ”）を高濃度にイオン注入する方法が用いら
れた。（１０８はＡｓ”注入領域）〔発明が解決しよう
とする課題〕 しかし上記従来方法においては、チャージ（電荷）の流
れを模式的に示す第７図のように、例えばポリＳｉ等か
らなるゲート電極５に直に打ち込まれたイオンによる正
電荷（＋）の逃げ道は、矢印ＰＩに示すように、絶縁耐
圧の低いゲート酸化膜４を介してのみとなるため、高ド
ーズ量のイオン注入（１，１）によりチャージアップ量
が増大した際には、この放電に際してゲート酸化膜４が
破壊されることがある。
するための不純物のイオン注入を行うに際しては、例え
ば第６図に平面図（ａ）、Ａ−Ａ矢視断面図（ｂ）、Ｂ
−Ｂ矢視断面図（Ｃ）を模式的に示すように、ｐ型シリ
コン（Ｓｔ）基板１面のフィールド酸化膜２により画定
された素子形成領域３上にゲート酸化膜４を形成し、そ
の上に例えば素子形ｔｃ９Ｍ域３を横切るゲート電極５
を形成した後、この基板上にマスクとなるレジスト膜６
を形成し、このレジスト膜６に前記素子形成領域３を位
置合わせ誤差を見込んでやや広く表出するイオン注入用
の開孔７を形成し、この開孔７を介し、ゲート電極５を
マスクにし、ゲート酸化膜４を貫いてｎ型不純物例えば
砒素（Ａｓ”）を高濃度にイオン注入する方法が用いら
れた。（１０８はＡｓ”注入領域）〔発明が解決しよう
とする課題〕 しかし上記従来方法においては、チャージ（電荷）の流
れを模式的に示す第７図のように、例えばポリＳｉ等か
らなるゲート電極５に直に打ち込まれたイオンによる正
電荷（＋）の逃げ道は、矢印ＰＩに示すように、絶縁耐
圧の低いゲート酸化膜４を介してのみとなるため、高ド
ーズ量のイオン注入（１，１）によりチャージアップ量
が増大した際には、この放電に際してゲート酸化膜４が
破壊されることがある。
また従来の方法においては前述のように、イオン注入を
行う部分以外は総てレジスト膜６（第５図５２参照）で
覆われるので、同じく第７図に示すようにイオン照射さ
れてチャージアップしたレジスト膜６（第５図５２参照
）の表面からの正電荷（＋）のゲート電極５への放電（
矢印ｐｇ）を考えた場合、１チツプ当たりの開孔７の数
が少ないときには、レジスト膜６表面の電荷（＋）の、
レジスト膜６に形成されたイオン注入用の開孔７内に表
出するゲート電極５を介して基板ｌに向かう放電に対す
る電荷の供給量が多くなり、この点でもゲート酸化膜４
の絶縁破壊を生じ易いという問題があった。（ｌは半導
体基板、２はフィールド酸化膜） そして更に、図示しないがレジスト膜下部の例えばゲー
ト電極にもレジスト膜表面の電荷によって電位が誘起さ
れ、これにゲート酸化膜を通して基板から流れ込む電子
によってゲート酸化膜が劣化するという問題もあった。
行う部分以外は総てレジスト膜６（第５図５２参照）で
覆われるので、同じく第７図に示すようにイオン照射さ
れてチャージアップしたレジスト膜６（第５図５２参照
）の表面からの正電荷（＋）のゲート電極５への放電（
矢印ｐｇ）を考えた場合、１チツプ当たりの開孔７の数
が少ないときには、レジスト膜６表面の電荷（＋）の、
レジスト膜６に形成されたイオン注入用の開孔７内に表
出するゲート電極５を介して基板ｌに向かう放電に対す
る電荷の供給量が多くなり、この点でもゲート酸化膜４
の絶縁破壊を生じ易いという問題があった。（ｌは半導
体基板、２はフィールド酸化膜） そして更に、図示しないがレジスト膜下部の例えばゲー
ト電極にもレジスト膜表面の電荷によって電位が誘起さ
れ、これにゲート酸化膜を通して基板から流れ込む電子
によってゲート酸化膜が劣化するという問題もあった。
そこで本発明は、デバイス性能に影響を及ぼす領域を通
過する放電量を減少させて、イオン注入の際のチャージ
アップによるデバイス性能の劣化を防止することを目的
とする。
過する放電量を減少させて、イオン注入の際のチャージ
アップによるデバイス性能の劣化を防止することを目的
とする。
上記課題は、レジスト膜をマスクにして半導体基板内に
選択的に不純物のイオン注入を行うに際して、該半導体
基板上に、フィールド絶縁膜が開口された不純物を導入
しようとする領域及びダ藁−領域を形成し、該基板上に
該不純物を導入しようとする領域及びダミー領域を共に
表出する一体の開孔を有するレジスト膜を形成し、該レ
ジスト膜をマスクにしイオン注入を行って、該イオン注
入中にイオン照射面に発生する電荷を、該ダご一領域を
介し該半導体基板内に流失せしめる工程、及び、半導体
基板上に、該半導体基板上のフィールド絶縁膜が開口さ
れてなるスクライブラインを表出する第１の開孔と、不
純物を導入しようとする領域を表出し且つ該第１の開孔
まで延在する第２の開孔とを有するレジスト膜を形成し
、該レジスト膜をマスクにして該半導体基板内に不純物
のイオン注入を行って、該イオン注入中にイオン照射面
に発生する電荷を、該スクライブラインを介し該半導体
基板内に流失せしめる工程、及び、レジスト膜をマスク
にして半導体基板内に選択的に不純物のイオン注入を行
うに際して、該半導体基板上に不純物の導入を避ける領
域を選択的に覆うレジストパターンを形成し、該レジス
トパターンをマスクにしてイオン注入を行って、該イオ
ン注入中にイオン照射面に発生する電荷を、表出する該
半導体基板上のフィールド絶縁膜の開口部を介し半導体
基板内に流出せしめる工程、の何れかを寺＝＝＝Ｍを有
する本発明による半導体装置の製造方法によって解決さ
れる。
選択的に不純物のイオン注入を行うに際して、該半導体
基板上に、フィールド絶縁膜が開口された不純物を導入
しようとする領域及びダ藁−領域を形成し、該基板上に
該不純物を導入しようとする領域及びダミー領域を共に
表出する一体の開孔を有するレジスト膜を形成し、該レ
ジスト膜をマスクにしイオン注入を行って、該イオン注
入中にイオン照射面に発生する電荷を、該ダご一領域を
介し該半導体基板内に流失せしめる工程、及び、半導体
基板上に、該半導体基板上のフィールド絶縁膜が開口さ
れてなるスクライブラインを表出する第１の開孔と、不
純物を導入しようとする領域を表出し且つ該第１の開孔
まで延在する第２の開孔とを有するレジスト膜を形成し
、該レジスト膜をマスクにして該半導体基板内に不純物
のイオン注入を行って、該イオン注入中にイオン照射面
に発生する電荷を、該スクライブラインを介し該半導体
基板内に流失せしめる工程、及び、レジスト膜をマスク
にして半導体基板内に選択的に不純物のイオン注入を行
うに際して、該半導体基板上に不純物の導入を避ける領
域を選択的に覆うレジストパターンを形成し、該レジス
トパターンをマスクにしてイオン注入を行って、該イオ
ン注入中にイオン照射面に発生する電荷を、表出する該
半導体基板上のフィールド絶縁膜の開口部を介し半導体
基板内に流出せしめる工程、の何れかを寺＝＝＝Ｍを有
する本発明による半導体装置の製造方法によって解決さ
れる。
即ち第１の発明においては、半導体基板上に不純物が導
入される素子形成領域とは別にその近傍にフィールド絶
縁膜の除去されたダミー領域（ダミーフィールド）を設
け、レジストマスクのイオン注入用の一つの開孔内に上
記ダミ一領域と素子形成領域とを一緒に表出させ、上記
フィールド絶縁膜がなくイオン注入の際に導体化するダ
ミー領域から、イオン照射面に発生する電荷を優先的に
基板内へ放電させる。また第２の発明においては、イオ
ン注入用レジストマスクとして、スクライブラインを表
出する第１の開孔を有し、且つ不純物を導入しようとす
る領域上のイオン注入用の第２の開孔を延長して前記第
１の開孔に接続させたマスクを用い、第２の開孔の延長
部に表出されイオン照射によって導体化するフィールド
絶縁膜の表面を放電パスとし、イオン注入に際しイオン
注入領域及びレジスト上を含むその近傍領域に発生した
電荷を上記放電パスを介して基板内に放電させる。また
第３の発明においては、レジストマスクが覆う領域をイ
オン注入を避けたい最小の領域とすることによって、レ
ジスト表面に発生する電荷の総量を減少させて、レジス
ト表面から基板内に向かう放電電：ｆｆＬ量を減少させ
る。
入される素子形成領域とは別にその近傍にフィールド絶
縁膜の除去されたダミー領域（ダミーフィールド）を設
け、レジストマスクのイオン注入用の一つの開孔内に上
記ダミ一領域と素子形成領域とを一緒に表出させ、上記
フィールド絶縁膜がなくイオン注入の際に導体化するダ
ミー領域から、イオン照射面に発生する電荷を優先的に
基板内へ放電させる。また第２の発明においては、イオ
ン注入用レジストマスクとして、スクライブラインを表
出する第１の開孔を有し、且つ不純物を導入しようとす
る領域上のイオン注入用の第２の開孔を延長して前記第
１の開孔に接続させたマスクを用い、第２の開孔の延長
部に表出されイオン照射によって導体化するフィールド
絶縁膜の表面を放電パスとし、イオン注入に際しイオン
注入領域及びレジスト上を含むその近傍領域に発生した
電荷を上記放電パスを介して基板内に放電させる。また
第３の発明においては、レジストマスクが覆う領域をイ
オン注入を避けたい最小の領域とすることによって、レ
ジスト表面に発生する電荷の総量を減少させて、レジス
ト表面から基板内に向かう放電電：ｆｆＬ量を減少させ
る。
以上により、イオン注入に際してイオン照射面に発生し
た電荷が素子形成領域内の素子性能に影響を及ぼす領域
を介して基板に放電される量を減少させ、これによって
高ドーズ量イオン注入の際のチャージアップによるデバ
イス性能の劣化を防止する。
た電荷が素子形成領域内の素子性能に影響を及ぼす領域
を介して基板に放電される量を減少させ、これによって
高ドーズ量イオン注入の際のチャージアップによるデバ
イス性能の劣化を防止する。
以下本発明を、図示実施例により具体的に説゛明する。
第１図は本発明の方法の第１の実施例の模式図で、（ａ
）は平面図、（ロ）はＡ−Ａ矢視断面図、（Ｃ）はＢ−
Ｂ矢視断面図、（ｄ）はＣ−Ｃ矢視断面図、第２図は第
１の実施例に係る半導体装置の模式側断面図、第３図は
第２の実施例の模式図で、（ａ）は平面図、（ハ）はＡ
−Ａ矢視断面図、第４図は第３の実施例の模式図で、（
ａ）は平面図、（ハ）はＡ−Ａ矢視断面図、（Ｃ）はＢ
−Ｂ矢視断面図、（ｄ）はＣ−Ｃ矢視断面図である。全
図を通じ同一対象物は同一符合で示す。
）は平面図、（ロ）はＡ−Ａ矢視断面図、（Ｃ）はＢ−
Ｂ矢視断面図、（ｄ）はＣ−Ｃ矢視断面図、第２図は第
１の実施例に係る半導体装置の模式側断面図、第３図は
第２の実施例の模式図で、（ａ）は平面図、（ハ）はＡ
−Ａ矢視断面図、第４図は第３の実施例の模式図で、（
ａ）は平面図、（ハ）はＡ−Ａ矢視断面図、（Ｃ）はＢ
−Ｂ矢視断面図、（ｄ）はＣ−Ｃ矢視断面図である。全
図を通じ同一対象物は同一符合で示す。
本発明の方法により例えばｎチャネルＭＯ３ＦＥＴを形
成するに際しては、ｐ型Ｓｔ基板１上に例えば通常の選
択酸化手段により、素子形成領域３及びそれをゲート電
極５が配設される領域を残して取り囲むダミー領域（ダ
ミーフィールド）９を画定表出するフィールド酸化膜２
を形成し、素子形成領域３上においてゲート酸化膜４を
下部に有し素子形成領域３上からフィールド酸化膜２上
に延在するゲート電極（ポリＳｉ等からなる）５を形成
し、素子形成領域３及びダミー領域９のｓｉ表出面と、
ゲート電極５の表面にイオン注入不純物を透過するスル
ー酸化膜１０を形成した後、この基板１上に前記素子形
＄７．９５域３とダミー領域９を一緒に表出するイオン
注入用諮問孔７を有するレジスト膜６を形成して、この
レジスト膜６をマスクにしてＡｓ”イオンを全面に照射
し、ゲート電極５に覆われない素子形成領域３内に選択
的に、ソース／ドレイン（Ｓ／Ｄ） ＴＪ域を形成する
Ａｓ”を例えば１０１６〜１０′？程度の高ドーズ量で
イオン注入する。なおこの際、ダミー領域９にも同様に
Ａｓ”が注入される。なお１０８Ａ、 １０８Ｂ、 １
０８ｃはＡｓ”注入領域を示している。
成するに際しては、ｐ型Ｓｔ基板１上に例えば通常の選
択酸化手段により、素子形成領域３及びそれをゲート電
極５が配設される領域を残して取り囲むダミー領域（ダ
ミーフィールド）９を画定表出するフィールド酸化膜２
を形成し、素子形成領域３上においてゲート酸化膜４を
下部に有し素子形成領域３上からフィールド酸化膜２上
に延在するゲート電極（ポリＳｉ等からなる）５を形成
し、素子形成領域３及びダミー領域９のｓｉ表出面と、
ゲート電極５の表面にイオン注入不純物を透過するスル
ー酸化膜１０を形成した後、この基板１上に前記素子形
＄７．９５域３とダミー領域９を一緒に表出するイオン
注入用諮問孔７を有するレジスト膜６を形成して、この
レジスト膜６をマスクにしてＡｓ”イオンを全面に照射
し、ゲート電極５に覆われない素子形成領域３内に選択
的に、ソース／ドレイン（Ｓ／Ｄ） ＴＪ域を形成する
Ａｓ”を例えば１０１６〜１０′？程度の高ドーズ量で
イオン注入する。なおこの際、ダミー領域９にも同様に
Ａｓ”が注入される。なお１０８Ａ、 １０８Ｂ、 １
０８ｃはＡｓ”注入領域を示している。
イオン注入が行われている時点では絶縁膜即ちフィール
ド酸化膜２のイオンが注入される表層部は、正、負電荷
のベアーの発生により導電状態になっており、且つイオ
ンが透過する薄い絶縁膜即ちスルー酸化膜１０ば底面ま
でが完全に導体化される。そこでイオン注入によってゲ
ート電極５の表内に放電されると同時に、フィールド酸
化膜２の表面及びスルー酸化膜１０を介してダｓ、 ＋
＋ Ｉ？、Ｍ域９から基板１内へ放電される。従って絶
縁抵抗を有するゲート酸化膜４を通しての放電は殆ど皆
無になるのでゲート酸化膜４の絶縁破壊は防止される。
ド酸化膜２のイオンが注入される表層部は、正、負電荷
のベアーの発生により導電状態になっており、且つイオ
ンが透過する薄い絶縁膜即ちスルー酸化膜１０ば底面ま
でが完全に導体化される。そこでイオン注入によってゲ
ート電極５の表内に放電されると同時に、フィールド酸
化膜２の表面及びスルー酸化膜１０を介してダｓ、 ＋
＋ Ｉ？、Ｍ域９から基板１内へ放電される。従って絶
縁抵抗を有するゲート酸化膜４を通しての放電は殆ど皆
無になるのでゲート酸化膜４の絶縁破壊は防止される。
またイオン注入中にイオンに照射されるレジスト膜６の
表面に発生した多量の正電荷（＋）は、化膜１０を介し
てゲート部を囲んでいるダミー領域９から基板１内に放
電されるので、この電荷がゲート酸化膜４を通過するこ
とは殆どなくなり、ゲート酸化膜４の絶縁破壊は防止さ
れる。
表面に発生した多量の正電荷（＋）は、化膜１０を介し
てゲート部を囲んでいるダミー領域９から基板１内に放
電されるので、この電荷がゲート酸化膜４を通過するこ
とは殆どなくなり、ゲート酸化膜４の絶縁破壊は防止さ
れる。
第２図は上記イオン注入の後、通常の方法に従って形成
された半導体装置の側断面図を模式的に示したもので、
図中、８Ａはｎ“型ソース領域、８Ｂはｎ９型ドレイン
領域、１１は不純物ブロック用酸化膜、１２は眉間絶縁
膜、１３はコンタクト窓、１４はソース配線、１５はド
レイン配線、その他の符号は第１図と同一対象物を示す
。
された半導体装置の側断面図を模式的に示したもので、
図中、８Ａはｎ“型ソース領域、８Ｂはｎ９型ドレイン
領域、１１は不純物ブロック用酸化膜、１２は眉間絶縁
膜、１３はコンタクト窓、１４はソース配線、１５はド
レイン配線、その他の符号は第１図と同一対象物を示す
。
第３図は本発明の方法の第２の実施例を模式的に示す平
面図（ａ）及びＡ−Ａ矢視断面図（ｂ）である。
面図（ａ）及びＡ−Ａ矢視断面図（ｂ）である。
この方法においては、Ｓｔ基板１上にイオン注入用マス
クとして形成されるレジスト膜６に、チップ領域１６を
画定するスクライブライン１７全域を表出する第１の開
孔１０７と、チップ領域１６内の素子形成領域３を表出
し且つスクライブライン１７上まで延在して前記第１の
開孔１０７に接続するイオン注入用の第２の開孔２０７
を形成し、不純物イオンの全面照射により上記レジスト
膜６の第１の開孔２０７を介しスルー酸化膜１０を通し
て素子形成領域３内へ不純物のイオン注入がなされる。
クとして形成されるレジスト膜６に、チップ領域１６を
画定するスクライブライン１７全域を表出する第１の開
孔１０７と、チップ領域１６内の素子形成領域３を表出
し且つスクライブライン１７上まで延在して前記第１の
開孔１０７に接続するイオン注入用の第２の開孔２０７
を形成し、不純物イオンの全面照射により上記レジスト
膜６の第１の開孔２０７を介しスルー酸化膜１０を通し
て素子形成領域３内へ不純物のイオン注入がなされる。
このようにすると、イオン照射中、素子形成領域３を囲
むレジスト膜６の表面に発生した電荷（＋）は図示のよ
うに、第２の開孔２０７内に表出しイオン照射により導
体化しているフィールド酸化膜２の表面を伝ってスクラ
イブライン１７上の第１の開孔１０７に達し、イオン照
射により底部まで導体化されているスルー酸化膜１０を
通してＳｔ基板１内に放電されるので、素子形成領域３
内に形成されているゲート酸化膜４等に絶縁破壊を生せ
しめることがなくなる。
むレジスト膜６の表面に発生した電荷（＋）は図示のよ
うに、第２の開孔２０７内に表出しイオン照射により導
体化しているフィールド酸化膜２の表面を伝ってスクラ
イブライン１７上の第１の開孔１０７に達し、イオン照
射により底部まで導体化されているスルー酸化膜１０を
通してＳｔ基板１内に放電されるので、素子形成領域３
内に形成されているゲート酸化膜４等に絶縁破壊を生せ
しめることがなくなる。
第４図はＣＭＯ３ＩＣを形成する際における本発明の方
法の第３の実施例を模式的に示す平面図（ａ）、Ａ−Ａ
矢視断面図（ｂ）、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢
視断面図（ｄ）である。
法の第３の実施例を模式的に示す平面図（ａ）、Ａ−Ａ
矢視断面図（ｂ）、Ｂ−Ｂ矢視断面図（Ｃ）、Ｃ−Ｃ矢
視断面図（ｄ）である。
この例においては、例えばｎチャネルＭＯ３ＦＥＴの形
ｔｃ ％Ｍ域３ ＮｃｈとｐチャネルＭＯ３ＦＥＴＯ形
成領域３ ＰｃｈＯ間のゲート電極５の両側にフィール
ド酸化膜２が開孔するダミー領域９Ａ及び９Ｂが形成さ
れる。
ｔｃ ％Ｍ域３ ＮｃｈとｐチャネルＭＯ３ＦＥＴＯ形
成領域３ ＰｃｈＯ間のゲート電極５の両側にフィール
ド酸化膜２が開孔するダミー領域９Ａ及び９Ｂが形成さ
れる。
そして例えばｎチャネルＭＯ３ＦＥＴの形成領域３ Ｍ
ｅ）ｉにソース／ドレイン形成用のｎ型不純物をイオン
注入する際には、不純物の導入を避けなければならない
ｐチャネルＭＯ３ＦＥＴの形成領域３Ｐｃｈの上部のみ
にマスクとなるレジストパターン６Ｐが形成されてイオ
ン注入がなされる。會このようにすると、ゲート電極５
上にイオン照射により発生する電荷（＋）は図示のよう
に導体化するフィールド酸化膜２の表面を伝ってダミー
領域９Ａ、９Ｂから基板ｌ内に放電される。
ｅ）ｉにソース／ドレイン形成用のｎ型不純物をイオン
注入する際には、不純物の導入を避けなければならない
ｐチャネルＭＯ３ＦＥＴの形成領域３Ｐｃｈの上部のみ
にマスクとなるレジストパターン６Ｐが形成されてイオ
ン注入がなされる。會このようにすると、ゲート電極５
上にイオン照射により発生する電荷（＋）は図示のよう
に導体化するフィールド酸化膜２の表面を伝ってダミー
領域９Ａ、９Ｂから基板ｌ内に放電される。
また、レジストマスク（レジストパターン６Ｐ）の表面
積は著しく小さくなってその表面にイオン照射により発
生する総電荷量が大幅に減少するので、ダミー領域９Ａ
、 ９Ｂによる放電が急速になされるようになり、ｎチ
ャネルＭＯ３ＦＥＴの形成領域Ｓ Ｎｃｈ内に形成され
る図示されないゲート酸化膜等の絶縁破壊の防止はより
完全になる。
積は著しく小さくなってその表面にイオン照射により発
生する総電荷量が大幅に減少するので、ダミー領域９Ａ
、 ９Ｂによる放電が急速になされるようになり、ｎチ
ャネルＭＯ３ＦＥＴの形成領域Ｓ Ｎｃｈ内に形成され
る図示されないゲート酸化膜等の絶縁破壊の防止はより
完全になる。
なおｐチャネルＭＯ３ＦＥＴの形成領域３ Ｐｃｈにソ
ース／ドレイン形成用のｐ型不純物をイオン注入する際
には、ｎチャネルＭＯ３ＦＥＴＯ形成Ｓ’ＪＡ域３Ｎ−
ｈ上のみを覆うレジストパターンが形成される。
ース／ドレイン形成用のｐ型不純物をイオン注入する際
には、ｎチャネルＭＯ３ＦＥＴＯ形成Ｓ’ＪＡ域３Ｎ−
ｈ上のみを覆うレジストパターンが形成される。
以上説明のように本発明によれば、イオン注入に際して
イオン照射面に発生した電荷が、素子形成領域内の素子
性能に影響を及ぼす領域を介して基板内に放電する量を
減少させ、これによって高ドーズ量イオン注入の際のチ
ャージアップによるデバイス性能の劣化が防止される。
イオン照射面に発生した電荷が、素子形成領域内の素子
性能に影響を及ぼす領域を介して基板内に放電する量を
減少させ、これによって高ドーズ量イオン注入の際のチ
ャージアップによるデバイス性能の劣化が防止される。
従って本発明は高集積化されるＭＯ３ＩＣ等の製造歩留
りや信頼性を向上させるうえに有効である。
りや信頼性を向上させるうえに有効である。
第１図は本発明の方法の第１の実施例の模式図で、（ａ
）は平面図、（ロ）はＡ−Ａ矢視断面図、（Ｃ）はＢ−
Ｂ矢視断面図、（ｄ）はＣ−Ｃ矢視断面図、第２図は本
発明の方法の第１の実施例に係る半導体装置の模式側断
面図、 第３図は本発明の方法の第２の実施例の模式図で、（ａ
）は平面図、（ハ）はＡ−Ａ矢視断面図、第４図は本発
明の方法の第３の実施例の模式図で、（ａ）は平面図、
中）はＡ−Ａ矢視断面図、（Ｃ）はＢ−Ｂ矢視断面図、
（イ）はＣ−Ｃ矢視断面図、第５図は従来のレジストマ
スクの模式平面図、第６図は従来方法の模式図で、（ａ
）は平面図、（ｂ）はＡ−Ａ矢視断面図、（Ｃ）はＢ−
Ｂ矢視断面図、第７図は従来方法におけるチャージの流
れの模式図である。 図において、 １はＳｉ基板、 ２はフィールド酸化膜、３は
素子形成領域、 ４はゲート酸化膜、５はゲート電極
、 ６はレジスト膜、７はイオン注入用開孔、８
Ａはｎ゛型ソース領域、８Ｂはｎ＋型トドレイン領域
８Ｃは ｎ“型領域、９はダミー領域（ダミーフィール
ド）、１０はスルー酸化膜 を示す。 不発日月の方５去の冨１０実施例１；イＯ半欅忰装置の
榎メ庸１１δ杓′顔図′＄ ２ 口 （α）平面図 不発明の机或／ｌ箒２／）実塘伊１の梗六口冨 ３ 図 （１７ンＡ−Ａ’Ａａ＃＃［２ （Ｃ）Ｆ３−Ｂ件曳舛面図 （ｄ）Ｃ−Ｃ夫視＠め図 千□李と日月のみ三去のｋ１１１／）実禰介１ｎ榎弐旧
（α）平面図 ＣＦ）） Ａ−Ａ Ｅｍｍ面図 ＣＣ）Ｂ−Ｂ 夕（視ｄダＹ迂わ匹う （ｄ）Ｃ−Ｃる（、橿ｄ斥ｄわ岳コ ７！：発朗の方法の竿３の実施中Ｉｎ頑六旧第 ４ 回 イ足猥のレジス）−Ｙスク／ｌ榎六平面図第 ５ 図 （＃）Ａ−Ａ矢視＃面図 （ｃ）δ、−Ｂ矢ａｓｉｕ イ足釆方；六／）榎六起 算６図 １！１ｌｌｌｉ” 碓来木埴ｊ；おけろ今ヤージの流出０榎六口第 図
）は平面図、（ロ）はＡ−Ａ矢視断面図、（Ｃ）はＢ−
Ｂ矢視断面図、（ｄ）はＣ−Ｃ矢視断面図、第２図は本
発明の方法の第１の実施例に係る半導体装置の模式側断
面図、 第３図は本発明の方法の第２の実施例の模式図で、（ａ
）は平面図、（ハ）はＡ−Ａ矢視断面図、第４図は本発
明の方法の第３の実施例の模式図で、（ａ）は平面図、
中）はＡ−Ａ矢視断面図、（Ｃ）はＢ−Ｂ矢視断面図、
（イ）はＣ−Ｃ矢視断面図、第５図は従来のレジストマ
スクの模式平面図、第６図は従来方法の模式図で、（ａ
）は平面図、（ｂ）はＡ−Ａ矢視断面図、（Ｃ）はＢ−
Ｂ矢視断面図、第７図は従来方法におけるチャージの流
れの模式図である。 図において、 １はＳｉ基板、 ２はフィールド酸化膜、３は
素子形成領域、 ４はゲート酸化膜、５はゲート電極
、 ６はレジスト膜、７はイオン注入用開孔、８
Ａはｎ゛型ソース領域、８Ｂはｎ＋型トドレイン領域
８Ｃは ｎ“型領域、９はダミー領域（ダミーフィール
ド）、１０はスルー酸化膜 を示す。 不発日月の方５去の冨１０実施例１；イＯ半欅忰装置の
榎メ庸１１δ杓′顔図′＄ ２ 口 （α）平面図 不発明の机或／ｌ箒２／）実塘伊１の梗六口冨 ３ 図 （１７ンＡ−Ａ’Ａａ＃＃［２ （Ｃ）Ｆ３−Ｂ件曳舛面図 （ｄ）Ｃ−Ｃ夫視＠め図 千□李と日月のみ三去のｋ１１１／）実禰介１ｎ榎弐旧
（α）平面図 ＣＦ）） Ａ−Ａ Ｅｍｍ面図 ＣＣ）Ｂ−Ｂ 夕（視ｄダＹ迂わ匹う （ｄ）Ｃ−Ｃる（、橿ｄ斥ｄわ岳コ ７！：発朗の方法の竿３の実施中Ｉｎ頑六旧第 ４ 回 イ足猥のレジス）−Ｙスク／ｌ榎六平面図第 ５ 図 （＃）Ａ−Ａ矢視＃面図 （ｃ）δ、−Ｂ矢ａｓｉｕ イ足釆方；六／）榎六起 算６図 １！１ｌｌｌｉ” 碓来木埴ｊ；おけろ今ヤージの流出０榎六口第 図
Claims (3)
- （１）レジスト膜をマスクにして半導体基板内に選択的
に不純物のイオン注入を行うに際して、該半導体基板上
に、フィールド絶縁膜が開口された不純物を導入しよう
とする領域及びダミー領域を形成し、 該基板上に該不純物を導入しようとする領域及びダミー
領域を共に表出する一体の開孔を有するレジスト膜を形
成し、 該レジスト膜をマスクにしイオン注入を行って、該イオ
ン注入中にイオン照射面に発生する電荷を、該ダミー領
域を介し該半導体基板内に流失せしめる工程を有するこ
とを特徴とする半導体装置の製造方法。 - （２）レジスト膜をマスクにして半導体基板内に選択的
に不純物のイオン注入を行うに際して、該半導体基板上
に、該半導体基板上のフィールド絶縁膜が開口されてな
るスクライブラインを表出する第１の開孔と、不純物を
導入しようとする領域を表出し且つ該第１の開孔まで延
在する第２の開孔とを有するレジスト膜を形成し、 該レジスト膜をマスクにして該半導体基板内に不純物の
イオン注入を行って、該イオン注入中にイオン照射面に
発生する電荷を、該スクライブラインを介し該半導体基
板内に流失せしめる工程を有することを特徴とする半導
体装置の製造方法。 - （３）レジスト膜をマスクにして半導体基板内に選択的
に不純物のイオン注入を行うに際して、該半導体基板上
に不純物の導入を避ける領域を選択的に覆うレジストパ
ターンを形成し、 該レジストパターンをマスクにしてイオン注入を行って
、該イオン注入中にイオン照射面に発生する電荷を、表
出する該半導体基板上のフィールド絶縁膜の開口部を介
し半導体基板内に流出せしめる工程を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202172A JPH0364913A (ja) | 1989-08-03 | 1989-08-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202172A JPH0364913A (ja) | 1989-08-03 | 1989-08-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0364913A true JPH0364913A (ja) | 1991-03-20 |
Family
ID=16453160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202172A Pending JPH0364913A (ja) | 1989-08-03 | 1989-08-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0364913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002208705A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-08-03 JP JP1202172A patent/JPH0364913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11289094A (ja) * | 1998-04-04 | 1999-10-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002208705A (ja) * | 2001-01-09 | 2002-07-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5783850A (en) | Undoped polysilicon gate process for NMOS ESD protection circuits | |
| JPH08264787A (ja) | パワーｍｏｓｆｅｔのエッジターミネーション方法および構造 | |
| US5532178A (en) | Gate process for NMOS ESD protection circuits | |
| US6077736A (en) | Method of fabricating a semiconductor device | |
| US6306711B1 (en) | Method of fabricating a high-voltage lateral double diffused metal oxide semiconductor | |
| US5879995A (en) | High-voltage transistor and manufacturing method therefor | |
| TW200306667A (en) | Transistor of semiconductor device, and method for forming the same | |
| JP7366934B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0364913A (ja) | 半導体装置の製造方法 | |
| JPH05304154A (ja) | 半導体装置 | |
| JP3063051B2 (ja) | 半導体装置の製造方法 | |
| US8329548B2 (en) | Field transistors for electrostatic discharge protection and methods for fabricating the same | |
| JP2557206B2 (ja) | 半導体素子の製造方法 | |
| JPS62262462A (ja) | 半導体装置 | |
| US7344963B2 (en) | Method of reducing charging damage to integrated circuits during semiconductor manufacturing | |
| US6469316B1 (en) | Test structure to monitor the effects of polysilicon pre-doping | |
| JP3526090B2 (ja) | 半導体装置の製造方法 | |
| JPH0515069B2 (ja) | ||
| US7157346B2 (en) | Method of reducing charging damage to integrated circuits during semiconductor manufacturing | |
| JPH0521368A (ja) | 半導体装置の製造方法 | |
| JP2569809B2 (ja) | 半導体装置の製造方法 | |
| JPH0465132A (ja) | 二重拡散型ｍｏｓ ｆｅｔの製造方法 | |
| JPH0964193A (ja) | 半導体装置の製造方法 | |
| JP2002208694A (ja) | 半導体装置およびその製造方法 | |
| JP2025123627A (ja) | 半導体装置 |