JPH05304154A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05304154A JPH05304154A JP4109410A JP10941092A JPH05304154A JP H05304154 A JPH05304154 A JP H05304154A JP 4109410 A JP4109410 A JP 4109410A JP 10941092 A JP10941092 A JP 10941092A JP H05304154 A JPH05304154 A JP H05304154A
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/60—Arrangements for protection of devices protecting against electrostatic charges or discharges, e.g. Faraday shields
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Dicing (AREA)
Abstract
(57)【要約】
【目的】半導体装置のスクライブ線領域の導電体配線が
半導体基板と接続し、かつ高電流密度で不純物をイオン
注入する際の静電気破壊を防止する。 【構成】スクライブ線領域３のアルミニウム配線９が一
部で半導体基板のＰ型不純物層７に接続し基板と同電位
になり、かつ他の一部でＮ型不純物層６に接続する。こ
の領域は、高電流密度でＮ型の不純物をイオン注入する
際に、表面電導を妨げないようにマスク材であるフォト
レジスト膜を分離した部分に形成される。この構造によ
り、配線の機能を維持したまま、工程中の静電気破壊を
防ぐことができる。
半導体基板と接続し、かつ高電流密度で不純物をイオン
注入する際の静電気破壊を防止する。 【構成】スクライブ線領域３のアルミニウム配線９が一
部で半導体基板のＰ型不純物層７に接続し基板と同電位
になり、かつ他の一部でＮ型不純物層６に接続する。こ
の領域は、高電流密度でＮ型の不純物をイオン注入する
際に、表面電導を妨げないようにマスク材であるフォト
レジスト膜を分離した部分に形成される。この構造によ
り、配線の機能を維持したまま、工程中の静電気破壊を
防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スクライブ線領域の構造に関する。
スクライブ線領域の構造に関する。
【０００２】
【従来の技術】従来の半導体装置におけるスクライブ線
領域の構造の一例を図５を用い製造方法と共に説明す
る。
領域の構造の一例を図５を用い製造方法と共に説明す
る。
【０００３】図５において、Ｐ型シリコン基板１上に選
択的に厚さ０．６μｍのフィールド酸化膜２を設け、ス
クライブ線領域３を形成する。次でＰ型不純物であるほ
う素をイオン注入法を用いて導入し、活性化の熱処理を
施してＰ型不純物層７Ａを形成する。次に厚さ１μｍの
ほう素りんシリケートグラス膜（以下ＢＰＳＧ膜と記
す）８を全面に形成したのち、スクライブ線領域を開口
する。次に厚さ１μｍのアルミニウム配線９をスクライ
ブ線領域３に形成する。このときＰ型シリコン基板との
接触部１０ではＰ型不純物層７Ａを介してアルミニウム
配線９がシリコン基板１と接続されている。
択的に厚さ０．６μｍのフィールド酸化膜２を設け、ス
クライブ線領域３を形成する。次でＰ型不純物であるほ
う素をイオン注入法を用いて導入し、活性化の熱処理を
施してＰ型不純物層７Ａを形成する。次に厚さ１μｍの
ほう素りんシリケートグラス膜（以下ＢＰＳＧ膜と記
す）８を全面に形成したのち、スクライブ線領域を開口
する。次に厚さ１μｍのアルミニウム配線９をスクライ
ブ線領域３に形成する。このときＰ型シリコン基板との
接触部１０ではＰ型不純物層７Ａを介してアルミニウム
配線９がシリコン基板１と接続されている。
【０００４】このようなスクライブ線の構造は下記に示
すような３つの利点をもっている。第１に、仮に図６に
示すようなＢＰＳＧ膜８を開口しない構造にすると、組
立工程のダイシングの際ダイシング面３０からクラック
３１が発生して素子領域に達し、半導体装置の耐湿性な
どの信頼性を悪化させる恐れがある。これを防ぐために
スクライブ線領域のＢＰＳＧ膜８を開口することが望ま
しい。
すような３つの利点をもっている。第１に、仮に図６に
示すようなＢＰＳＧ膜８を開口しない構造にすると、組
立工程のダイシングの際ダイシング面３０からクラック
３１が発生して素子領域に達し、半導体装置の耐湿性な
どの信頼性を悪化させる恐れがある。これを防ぐために
スクライブ線領域のＢＰＳＧ膜８を開口することが望ま
しい。
【０００５】第２に、仮に図７のようにスクライブ線領
域にアルミニウム配線を設けない構造にする場合、素子
領域に配線を形成するために異方性のドライエッチング
でアルミニウム膜をエッチングする際、ＢＰＳＧ膜の段
差部の側壁にアルミニウム膜９Ｂが残留し、部分的には
がれたアルミニウム膜９Ａが素子領域内に入り、配線間
ショートをもたらす恐れがある。これを防ぐために、ス
クライブ線領域３のＢＰＳＧ膜８の段差部はアルミニウ
ム配線９で覆うことが望ましい。
域にアルミニウム配線を設けない構造にする場合、素子
領域に配線を形成するために異方性のドライエッチング
でアルミニウム膜をエッチングする際、ＢＰＳＧ膜の段
差部の側壁にアルミニウム膜９Ｂが残留し、部分的には
がれたアルミニウム膜９Ａが素子領域内に入り、配線間
ショートをもたらす恐れがある。これを防ぐために、ス
クライブ線領域３のＢＰＳＧ膜８の段差部はアルミニウ
ム配線９で覆うことが望ましい。
【０００６】また、図８に示すように、このスクライブ
線領域のアルミニウム配線９Ａは下記の点で有効であ
る。素子領域４Ａの一部に設けられた基板電位発生回路
４０からの出力，即ち基板電位をアルミニウム配線９Ａ
を介して素子領域４Ａの周縁部に伝達することができ、
この目的のために素子領域４Ａ内に別途配線スペースを
確保する必要がなくなる。さらに、このアルミニウム配
線９Ａは、至る所基板と接触しているために、半導体装
置の全面にわたって基板電位を安定に供給することを可
能としている。
線領域のアルミニウム配線９Ａは下記の点で有効であ
る。素子領域４Ａの一部に設けられた基板電位発生回路
４０からの出力，即ち基板電位をアルミニウム配線９Ａ
を介して素子領域４Ａの周縁部に伝達することができ、
この目的のために素子領域４Ａ内に別途配線スペースを
確保する必要がなくなる。さらに、このアルミニウム配
線９Ａは、至る所基板と接触しているために、半導体装
置の全面にわたって基板電位を安定に供給することを可
能としている。
【０００７】
【発明が解決しようとする課題】上述したように、従来
の半導体装置におけるスクライブ線領域の構造には種々
の利点があるが、一方下記のような問題点がある。
の半導体装置におけるスクライブ線領域の構造には種々
の利点があるが、一方下記のような問題点がある。
【０００８】図９は図５に示したスクライブ線領域の構
造をつくるために用いるＮ型不純物イオン注入用のマス
クをフォトレジスト膜５で形成した時点での平面図であ
る。素子領域４にＮ型不純物をイオン注入する場合、ス
クライブ線領域３，なかんずくアルミニウム配線９とＰ
型シリコン基板１との接触部１０においては、Ｎ型不純
物層が形成されないようにする必要がある。従ってＮ型
不純物イオンが注入されないようにするために、素子領
域４を囲むスクライブ線領域３上を覆うフォトレジスト
膜５が必要になる。しかしながら、この状態でイオン注
入をすると、静電気放電による素子の破壊を生じること
があり、半導体装置の品質が低下する。
造をつくるために用いるＮ型不純物イオン注入用のマス
クをフォトレジスト膜５で形成した時点での平面図であ
る。素子領域４にＮ型不純物をイオン注入する場合、ス
クライブ線領域３，なかんずくアルミニウム配線９とＰ
型シリコン基板１との接触部１０においては、Ｎ型不純
物層が形成されないようにする必要がある。従ってＮ型
不純物イオンが注入されないようにするために、素子領
域４を囲むスクライブ線領域３上を覆うフォトレジスト
膜５が必要になる。しかしながら、この状態でイオン注
入をすると、静電気放電による素子の破壊を生じること
があり、半導体装置の品質が低下する。
【０００９】すなわち、素子領域４にイオンを打ち込ん
だ際に発生する電荷は、周囲をとりかこんでいるフォト
レジスト膜５にはばまれて蓄積されるために静電気放電
に至り、素子を破壊する確立が高くなる。このため、高
電流密度でイオン注入をする際には、ウェハーの周縁部
に至るまでフォトレジスト膜で囲まれた閉パターンを形
成しないようにして、表面伝導で電荷をウェハーの周縁
部に導き、イオン注入装置のクランブ部を通して逃す方
法が有効である。
だ際に発生する電荷は、周囲をとりかこんでいるフォト
レジスト膜５にはばまれて蓄積されるために静電気放電
に至り、素子を破壊する確立が高くなる。このため、高
電流密度でイオン注入をする際には、ウェハーの周縁部
に至るまでフォトレジスト膜で囲まれた閉パターンを形
成しないようにして、表面伝導で電荷をウェハーの周縁
部に導き、イオン注入装置のクランブ部を通して逃す方
法が有効である。
【００１０】
【課題を解決するための手段】第１の発明の半導体装置
は、半導体基板上に形成された素子領域と、この素子領
域の周縁部に形成されたスクライブ線領域と、このスク
ライブ線領域の前記半導体基板に形成され半導体基板よ
り不純物濃度の高い不純物層と、前記スクライブ線領域
の全域にわたって形成され前記不純物層に接続する配線
とを含むものである。
は、半導体基板上に形成された素子領域と、この素子領
域の周縁部に形成されたスクライブ線領域と、このスク
ライブ線領域の前記半導体基板に形成され半導体基板よ
り不純物濃度の高い不純物層と、前記スクライブ線領域
の全域にわたって形成され前記不純物層に接続する配線
とを含むものである。
【００１１】第２の発明の半導体装置は、一導電型半導
体基板上に形成された素子領域と、この素子領域の周縁
部に形成されたスクライブ線領域と、このスクライブ線
領域の少なくとも一部の前記半導体基板に形成された一
導電型及び逆導電型の不純物層と、前記スクライブ線領
域の全域にわたって形成され前記各々の不純物層に接続
する配線とを含むものである。
体基板上に形成された素子領域と、この素子領域の周縁
部に形成されたスクライブ線領域と、このスクライブ線
領域の少なくとも一部の前記半導体基板に形成された一
導電型及び逆導電型の不純物層と、前記スクライブ線領
域の全域にわたって形成され前記各々の不純物層に接続
する配線とを含むものである。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ），（ｂ）は本発明の一実施例を説
明するためのスクライブ線近傍の断面図である。図２は
半導体装置の製造工程におけるイオン注入前の半導体基
板の平面図であり、特にＡ−Ａ線及びＢ−Ｂ線の断面が
図１（ａ），（ｂ）にそれぞれ対応する。以下製造方法
と共に説明する。
説明する。図１（ａ），（ｂ）は本発明の一実施例を説
明するためのスクライブ線近傍の断面図である。図２は
半導体装置の製造工程におけるイオン注入前の半導体基
板の平面図であり、特にＡ−Ａ線及びＢ−Ｂ線の断面が
図１（ａ），（ｂ）にそれぞれ対応する。以下製造方法
と共に説明する。
【００１３】まずＰ型シリコン基板１上に選択的に厚さ
０．６μｍのフィールド酸化膜２を設け、スクライブ線
領域３を形成する。スクライブ線領域３に囲まれた内部
が素子領域４となる。次に、素子領域に、例えばＮチャ
ネル型トランジスタのソース・ドレイン不純物層を形成
するためのＮ型不純物イオン注入時のマスクを図２に示
すようにフォトレジスト膜５で形成する。このとき、ス
クライブ線領域３に、長さ約１００μｍ，幅約１０μ
ｍ，間隔約１００μｍの点線状のフォトレジスト膜５か
らなるパターンを形成する。
０．６μｍのフィールド酸化膜２を設け、スクライブ線
領域３を形成する。スクライブ線領域３に囲まれた内部
が素子領域４となる。次に、素子領域に、例えばＮチャ
ネル型トランジスタのソース・ドレイン不純物層を形成
するためのＮ型不純物イオン注入時のマスクを図２に示
すようにフォトレジスト膜５で形成する。このとき、ス
クライブ線領域３に、長さ約１００μｍ，幅約１０μ
ｍ，間隔約１００μｍの点線状のフォトレジスト膜５か
らなるパターンを形成する。
【００１４】次でこのフォトレジスト膜５をマスクにし
てＮ型不純物であるひ素をイオン注入法を用いて導入
し、活性化の熱処理を施し、深さ０．２μｍのＮ型不純
物層６を形成する。次にＰチャネル型トランジスタのソ
ース・ドレイン不純物層を形成するためにＰ型不純物で
あるほう素をイオン注入法を用いて導入し、活性化の熱
処理を施しスクライブ線領域３にＰ型不純物層７を形成
する。これらのイオン注入時の電荷は、表面電導によっ
て基板の外部に除去される。
てＮ型不純物であるひ素をイオン注入法を用いて導入
し、活性化の熱処理を施し、深さ０．２μｍのＮ型不純
物層６を形成する。次にＰチャネル型トランジスタのソ
ース・ドレイン不純物層を形成するためにＰ型不純物で
あるほう素をイオン注入法を用いて導入し、活性化の熱
処理を施しスクライブ線領域３にＰ型不純物層７を形成
する。これらのイオン注入時の電荷は、表面電導によっ
て基板の外部に除去される。
【００１５】次に厚さ１μｍのＢＰＳＧ膜８を形成した
のちパターニングし、スクライブ線領域３を開口する。
次で厚さ１μｍのアルミニウム配線９をスクライブ線領
域全体に形成する。配線はアルミニウムに限定されるも
のではなく、タングステン等の他の金属や合金であって
もよい。この時シリコン基板との接触部１０Ａでは、Ｐ
型不純物層７を介してアルミニウム配線９がＰ型シリコ
ン基板１と接続されている。また接触部１０Ｂでは、ア
ルミニウム配線９はＮ型不純物層６に接するが、ＰＮ接
合によりＰ型シリコン基板１とは分離されている。
のちパターニングし、スクライブ線領域３を開口する。
次で厚さ１μｍのアルミニウム配線９をスクライブ線領
域全体に形成する。配線はアルミニウムに限定されるも
のではなく、タングステン等の他の金属や合金であって
もよい。この時シリコン基板との接触部１０Ａでは、Ｐ
型不純物層７を介してアルミニウム配線９がＰ型シリコ
ン基板１と接続されている。また接触部１０Ｂでは、ア
ルミニウム配線９はＮ型不純物層６に接するが、ＰＮ接
合によりＰ型シリコン基板１とは分離されている。
【００１６】尚、上記実施例においてはＮ型不純物層６
を先に形成した場合について説明したが、Ｎ型不純物層
６とＰ型不純物層７の形成の順序は逆でもよい。また、
Ｎチャネル型トランジスタのソース・ドレイン不純物層
中のＮ型不純物濃度がＰチャネル型トランジスタのソー
ス・ドレイン不純物層中のＰ型不純物濃度に比べて低濃
度である場合には、実際にはＮ型不純物層６は比較的低
濃度のＰ型不純物層となり、スクライブ線領域には基板
より不純物濃度の高いＰ型不純物層のみが形成される。
さらに、Ｎ型不純物としてひ素を、Ｐ型不純物としてほ
う素を用いたが、不純物の種類や用途も限定されてもの
ではない。
を先に形成した場合について説明したが、Ｎ型不純物層
６とＰ型不純物層７の形成の順序は逆でもよい。また、
Ｎチャネル型トランジスタのソース・ドレイン不純物層
中のＮ型不純物濃度がＰチャネル型トランジスタのソー
ス・ドレイン不純物層中のＰ型不純物濃度に比べて低濃
度である場合には、実際にはＮ型不純物層６は比較的低
濃度のＰ型不純物層となり、スクライブ線領域には基板
より不純物濃度の高いＰ型不純物層のみが形成される。
さらに、Ｎ型不純物としてひ素を、Ｐ型不純物としてほ
う素を用いたが、不純物の種類や用途も限定されてもの
ではない。
【００１７】図３は図２に示した工程におけるウェハー
全体の平面図である。ウェハー２０上には有効チップ領
域２１が配置され、有効チップ領域２１配列の外側のウ
ェハー２０の周縁部のフォトレジスト膜は全て除去され
ている。この状態で高電流密度のひ素イオンを注入して
も、有害な電荷はフォトレジストパターンにはばまれる
ことなく、表面電導によってウェハーの周縁部に達し、
イオン注入装置のクランブ部を通して逃してやることが
でき、静電気放電による素子の破壊を防ぐことができ
る。
全体の平面図である。ウェハー２０上には有効チップ領
域２１が配置され、有効チップ領域２１配列の外側のウ
ェハー２０の周縁部のフォトレジスト膜は全て除去され
ている。この状態で高電流密度のひ素イオンを注入して
も、有害な電荷はフォトレジストパターンにはばまれる
ことなく、表面電導によってウェハーの周縁部に達し、
イオン注入装置のクランブ部を通して逃してやることが
でき、静電気放電による素子の破壊を防ぐことができ
る。
【００１８】図４は図２と同一の工程におけるウェハー
全体の平面図である。ウェハー２０上には有効チップ領
域２１が配置され、その配列の外側のウェハーの周縁部
には、無効チップ領域２２が配置されている。
全体の平面図である。ウェハー２０上には有効チップ領
域２１が配置され、その配列の外側のウェハーの周縁部
には、無効チップ領域２２が配置されている。
【００１９】この配置の利点は、図３の配置を得るには
ウェハーの周縁部のフォトレジスト膜を全て除去するた
めに、例えばポジ型フォトレジスト膜の場合には除去し
たい部分を選択的に感光させるための工程が必要とな
る。これに対して、図４の配置であれば、単にウェハー
の周縁部まで半導体素子のパターンを露光することによ
って得られるので、製造工程を簡単にすることができ
る。
ウェハーの周縁部のフォトレジスト膜を全て除去するた
めに、例えばポジ型フォトレジスト膜の場合には除去し
たい部分を選択的に感光させるための工程が必要とな
る。これに対して、図４の配置であれば、単にウェハー
の周縁部まで半導体素子のパターンを露光することによ
って得られるので、製造工程を簡単にすることができ
る。
【００２０】
【発明の効果】以上説明したように本発明は、スクライ
ブ線領域の少なくとも一部にＰ型及びＮ型の不純物層を
設け、この不純物層に配線を接続する構造とすることに
より、配線により基板電位を半導体装置全体に安定に供
給する目的と、スクライブ線領域の段差部における配線
用膜のはがれを防止する目的とをそこなうことなく、高
電流密度でイオン注入をする際に素子の静電気破壊を防
ぐことができる。このため品質の向上した半導体装置が
得られるという効果がある。
ブ線領域の少なくとも一部にＰ型及びＮ型の不純物層を
設け、この不純物層に配線を接続する構造とすることに
より、配線により基板電位を半導体装置全体に安定に供
給する目的と、スクライブ線領域の段差部における配線
用膜のはがれを防止する目的とをそこなうことなく、高
電流密度でイオン注入をする際に素子の静電気破壊を防
ぐことができる。このため品質の向上した半導体装置が
得られるという効果がある。
【図１】本発明の一実施例を説明するためのスクライブ
線近傍の断面図。
線近傍の断面図。
【図２】実施例の製造方法を説明するための半導体基板
の平面図。
の平面図。
【図３】実施例の製造方法を説明するためのウェハーの
平面図。
平面図。
【図４】実施例の製造方法を説明するためのウェハーの
平面図。
平面図。
【図５】従来例を説明するためのスクライブ線近傍の断
面図。
面図。
【図６】従来例を説明するためのスクライブ線近傍の断
面図。
面図。
【図７】従来例を説明するためのスクライブ線近傍の断
面図。
面図。
【図８】従来例を説明するための半導体チップの平面
図。
図。
【図９】従来例を説明するための半導体基板の平面図。
【符号の説明】 １ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ スクライブ線領域 ４，４Ａ 素子領域 ５ フォトレジスト膜 ６ Ｎ型不純物層 ７，７Ａ Ｐ型不純物層 ８ ＢＰＳＧ膜 ９ アルミニウム配線 ９Ａ，９Ｂ アルミニウム膜 １０，１０Ａ，１０Ｂ 接触部 ２０ ウェハー ２１ 有効チップ領域 ２２ 無効チップ領域 ３０ ダイシング面 ３１ クラック ４０ 基板電位発生回路
Claims (2)
- 【請求項１】 半導体基板上に形成された素子領域と、
この素子領域の周縁部に形成されたスクライブ線領域
と、このスクライブ線領域の前記半導体基板に形成され
半導体基板より不純物濃度の高い不純物層と、前記スク
ライブ線領域の全域にわたって形成され前記不純物層に
接続する配線とを含むことを特徴とする半導体装置。 - 【請求項２】 一導電型半導体基板上に形成された素子
領域と、この素子領域の周縁部に形成されたスクライブ
線領域と、このスクライブ線領域の少なくとも一部の前
記半導体基板に形成された一導電型及び逆導電型の不純
物層と、前記スクライブ線領域の全域にわたって形成さ
れ前記各々の不純物層に接続する配線とを含むことを特
徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109410A JPH05304154A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
| US08/053,366 US5290711A (en) | 1992-04-28 | 1993-04-28 | Method for fabricating semiconductor devices which lessens the effect of electrostatic discharge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109410A JPH05304154A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05304154A true JPH05304154A (ja) | 1993-11-16 |
Family
ID=14509546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109410A Withdrawn JPH05304154A (ja) | 1992-04-28 | 1992-04-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5290711A (ja) |
| JP (1) | JPH05304154A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9225906D0 (en) * | 1992-12-11 | 1993-02-03 | Philips Electronics Uk Ltd | Electronic device manufacture using ion implantation |
| US5384268A (en) * | 1993-01-22 | 1995-01-24 | United Microelectronics Corporation | Charge damage free implantation by introduction of a thin conductive layer |
| US5622899A (en) * | 1996-04-22 | 1997-04-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of fabricating semiconductor chips separated by scribe lines used for endpoint detection |
| US5871889A (en) * | 1996-06-14 | 1999-02-16 | Taiwan Semiconductor Manufacting Company, Ltd. | Method for elimination of alignment field gap |
| GB2341272B (en) | 1998-09-03 | 2003-08-20 | Ericsson Telefon Ab L M | High voltage shield |
| US20090055156A1 (en) * | 2007-08-24 | 2009-02-26 | Rockwell Automation Technologies, Inc. | Using commercial computing package models to generate motor control code |
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-
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