JPH0515069B2 - - Google Patents
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- JPH0515069B2 JPH0515069B2 JP60005411A JP541185A JPH0515069B2 JP H0515069 B2 JPH0515069 B2 JP H0515069B2 JP 60005411 A JP60005411 A JP 60005411A JP 541185 A JP541185 A JP 541185A JP H0515069 B2 JPH0515069 B2 JP H0515069B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- element isolation
- region
- source
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野
本発明はMIS型半導体集積回路装置にかかり、
とくに半導体集積回路装置に適用し得る耐放射線
性を有する素子分離構造に関するものである。
とくに半導体集積回路装置に適用し得る耐放射線
性を有する素子分離構造に関するものである。
(2) 従来技術の説明
一般にMIS型半導体集積回路装置の素子分離は
厚い分離酸化膜によつて行なわれており、例えば
通常用いられる熱酸化による選択酸化法プロセス
の場合、トランジスタ構造は第１図ａ〜ｃに示し
たようになつている。ここで第１図ａはトランジ
スタの平面配置図であり１１はゲート電極、１２
はソース・ドレイン電極である。同図ｂは同図ａ
のＡ−A′の断面であり能動トランジスタの断面
構造を示しており、同図ｃは同図ｂのＢ−B′の
断面であり能動トランジスタのソース電極とドレ
イン電極とを結ぶフイールドトランジスタの断面
構造を示している。ここで１３はシリコン半導体
基板、１４は１２の能動領域と他の能動領域の間
のチヤンネル形成を防止するための素子分離用高
濃度不純物層、１５は素子分離領域を与えるフイ
ールド酸化膜で、１６は能動領域を与えるゲート
酸化膜である。第１図ａに示した構造のトランジ
スタにおいては通常能動トランジスタの閾値電圧
に比べてフイールドトランジスタの閾値電圧は充
分に高く、能動トランジスタのゲート電極を零と
したときにソース、ドレイン間に流れるサブスレ
ツシヨルドリーク電流に対して欺る能動トランジ
スタに並列になつているフイールドトランジスタ
のサブスレツシヨルド電流は無視できるほど、例
えば10桁以上も小さい。
厚い分離酸化膜によつて行なわれており、例えば
通常用いられる熱酸化による選択酸化法プロセス
の場合、トランジスタ構造は第１図ａ〜ｃに示し
たようになつている。ここで第１図ａはトランジ
スタの平面配置図であり１１はゲート電極、１２
はソース・ドレイン電極である。同図ｂは同図ａ
のＡ−A′の断面であり能動トランジスタの断面
構造を示しており、同図ｃは同図ｂのＢ−B′の
断面であり能動トランジスタのソース電極とドレ
イン電極とを結ぶフイールドトランジスタの断面
構造を示している。ここで１３はシリコン半導体
基板、１４は１２の能動領域と他の能動領域の間
のチヤンネル形成を防止するための素子分離用高
濃度不純物層、１５は素子分離領域を与えるフイ
ールド酸化膜で、１６は能動領域を与えるゲート
酸化膜である。第１図ａに示した構造のトランジ
スタにおいては通常能動トランジスタの閾値電圧
に比べてフイールドトランジスタの閾値電圧は充
分に高く、能動トランジスタのゲート電極を零と
したときにソース、ドレイン間に流れるサブスレ
ツシヨルドリーク電流に対して欺る能動トランジ
スタに並列になつているフイールドトランジスタ
のサブスレツシヨルド電流は無視できるほど、例
えば10桁以上も小さい。
しかるにこのような構造のトランジスタにγ
線、Ｘ線、電子線、陽子線等の電離性放射線が照
射されると、ゲート酸化膜１６やフイールド酸化
膜１５中に電子−正孔対の生成が生じ、このうち
の正孔が酸化膜とシリコン基板の界面近傍の酸化
膜中に多数存在する正孔トラツプに捕獲されて酸
化膜中の正の固定電荷の蓄積が起こると同時に、
界面には正孔あるいは正電荷蓄積に寄因する界面
準位の形成が起こり、欺る現象の発生に伴なつて
トランジスタのサブスレツシヨルド特性には重大
な変化が生じる。すなわち酸化膜中の正の固定電
荷はトランジスタの閾値電圧を負方向に変化さ
せ、界面準位の発生はトランジスタのサブスレツ
シヨルド特性の傾きを低下させるが結果的にサブ
スレツシヨルドリーク電流は照射と共に増大する
方向へ向かう。欺るリーク電流の増加はＮチヤン
ネルトランジスタでもＰチヤンネルトランジスタ
でも生ずるが閾値電圧の変化が負方向であるだけ
Ｎチヤンネルトランジスタにおけるリーク電流の
増加は甚しい。また、欺る現象はシリコン基板上
の酸化膜厚が厚いほど甚だしいため能動トランジ
スタとフイールドトランジスタとを比較するとフ
イールドトランジスタのリーク電流の増加が著し
い。例えば第１図ｄに示したように能動トランジ
スタに放射線照射を行なつた場合はＩ→I′と特性
が変化するのに対してフイールドトランジスタの
場合には→′と特性が大きく変化する。した
がつて第１図ａ〜ｃに示した従来構造のトランジ
スタにおいては放射線照射により同図ｄのに示
したような能動トランジスタ特性′とフイール
ドトランジスタ特性′の合成特性が得られ見か
け上能動トランジスタのリーク電流が増加し甚し
い場合にはトランジスタとして使用できなくなる
という欠点を有している。もちろん、フイールド
トランジスタのリーク電流は第１図ｃの１４の反
転層の形成防止用の高濃度不純物層の濃度を上げ
ることによつて低減できるがソースあるいはドレ
イン電極との接合耐圧の低下を考慮すると欺る高
濃度不純物層の濃度はある値以上に上げられず、
そこで放射線耐量が決まつてしまう。筆者の検討
によれば接合耐圧10V以上を保証する高濃度不純
物層の濃度では１×105rods（Si）未満の放射線耐
量しか得られず、これでは耐放射線性デバイスと
しては不充分である。すなわち従来のデバイス構
造は放射線照射によるフイールドトランジスタの
サブスレツシヨルドリーク電流の増加を充分に抑
えることができないという欠点を有していた。
線、Ｘ線、電子線、陽子線等の電離性放射線が照
射されると、ゲート酸化膜１６やフイールド酸化
膜１５中に電子−正孔対の生成が生じ、このうち
の正孔が酸化膜とシリコン基板の界面近傍の酸化
膜中に多数存在する正孔トラツプに捕獲されて酸
化膜中の正の固定電荷の蓄積が起こると同時に、
界面には正孔あるいは正電荷蓄積に寄因する界面
準位の形成が起こり、欺る現象の発生に伴なつて
トランジスタのサブスレツシヨルド特性には重大
な変化が生じる。すなわち酸化膜中の正の固定電
荷はトランジスタの閾値電圧を負方向に変化さ
せ、界面準位の発生はトランジスタのサブスレツ
シヨルド特性の傾きを低下させるが結果的にサブ
スレツシヨルドリーク電流は照射と共に増大する
方向へ向かう。欺るリーク電流の増加はＮチヤン
ネルトランジスタでもＰチヤンネルトランジスタ
でも生ずるが閾値電圧の変化が負方向であるだけ
Ｎチヤンネルトランジスタにおけるリーク電流の
増加は甚しい。また、欺る現象はシリコン基板上
の酸化膜厚が厚いほど甚だしいため能動トランジ
スタとフイールドトランジスタとを比較するとフ
イールドトランジスタのリーク電流の増加が著し
い。例えば第１図ｄに示したように能動トランジ
スタに放射線照射を行なつた場合はＩ→I′と特性
が変化するのに対してフイールドトランジスタの
場合には→′と特性が大きく変化する。した
がつて第１図ａ〜ｃに示した従来構造のトランジ
スタにおいては放射線照射により同図ｄのに示
したような能動トランジスタ特性′とフイール
ドトランジスタ特性′の合成特性が得られ見か
け上能動トランジスタのリーク電流が増加し甚し
い場合にはトランジスタとして使用できなくなる
という欠点を有している。もちろん、フイールド
トランジスタのリーク電流は第１図ｃの１４の反
転層の形成防止用の高濃度不純物層の濃度を上げ
ることによつて低減できるがソースあるいはドレ
イン電極との接合耐圧の低下を考慮すると欺る高
濃度不純物層の濃度はある値以上に上げられず、
そこで放射線耐量が決まつてしまう。筆者の検討
によれば接合耐圧10V以上を保証する高濃度不純
物層の濃度では１×105rods（Si）未満の放射線耐
量しか得られず、これでは耐放射線性デバイスと
しては不充分である。すなわち従来のデバイス構
造は放射線照射によるフイールドトランジスタの
サブスレツシヨルドリーク電流の増加を充分に抑
えることができないという欠点を有していた。
(3) 発明の目的
本発明は以上の点を鑑み、従来フイールド酸化
膜下に形成されていた素子分離のための高濃度不
純物領域を能動領域に持つてくることにより上記
欠点を解決したもので、耐放射線性に優れた半導
体集積回路装置を提供するものである。
膜下に形成されていた素子分離のための高濃度不
純物領域を能動領域に持つてくることにより上記
欠点を解決したもので、耐放射線性に優れた半導
体集積回路装置を提供するものである。
(4) 発明の構成
本発明によれば、第１種の導電型の半導体基板
上に形成された第２種の導電型のソースおよびド
レイン領域と、ゲート酸化膜を介してこれらソー
スおよびドレイン領域の中間に位置するチヤンネ
ル領域の上部に形成されたゲート電極と、前記ソ
ースおよびドレイン領域およびチヤンネル領域を
とり囲んで半導体基板に形成された厚さの厚い素
子分離酸化膜と、前記ソースおよびドレイン領域
およびチヤンネル領域と素子分離酸化膜との間に
これらと接して且つこれらソースおよびドレイン
領域およびチヤンネル領域をとり囲むように半導
体基板に形成された第１種の導電型で基板濃度よ
り高い表面不純物濃度のチヤンネルストツパー領
域とを有し、ゲート電極はゲート酸化膜と同じ厚
さの絶縁膜を介してチヤンネルストツパー領域上
に延在し且つ素子分離酸化膜上にまで延長形成さ
れているMIS型半導体集積回路装置を得る。
上に形成された第２種の導電型のソースおよびド
レイン領域と、ゲート酸化膜を介してこれらソー
スおよびドレイン領域の中間に位置するチヤンネ
ル領域の上部に形成されたゲート電極と、前記ソ
ースおよびドレイン領域およびチヤンネル領域を
とり囲んで半導体基板に形成された厚さの厚い素
子分離酸化膜と、前記ソースおよびドレイン領域
およびチヤンネル領域と素子分離酸化膜との間に
これらと接して且つこれらソースおよびドレイン
領域およびチヤンネル領域をとり囲むように半導
体基板に形成された第１種の導電型で基板濃度よ
り高い表面不純物濃度のチヤンネルストツパー領
域とを有し、ゲート電極はゲート酸化膜と同じ厚
さの絶縁膜を介してチヤンネルストツパー領域上
に延在し且つ素子分離酸化膜上にまで延長形成さ
れているMIS型半導体集積回路装置を得る。
(5) 実施例
次に本発明の実施例について図面を参照して説
明する。
明する。
第２図は本発明による具体的実施例の一例で、
同図ａは平面配置図、同図ｂは同図ａのＡ−
A′の断面構造、同図ｃはＢ−B′の断面構造、同
図ｄは放射線照射後のサブスレツシヨルド特性を
示したものである。第３図ａにおいて２１は基板
と導電型の高濃度不純物領域でLOCOS領域とト
ランジスタのソース、ドレイン領域の間にあつて
素子分離の役割を果たしている。すなわち、ゲー
ト電極に動作電圧を印加しても同図ｃで示される
寄生トランジスタのチヤンネルは反転しないよう
にしてある。この構造に放射線を照射した場合に
は前述のように酸化膜中に蓄積する正電荷によつ
てトランジスタの閾値電圧の変化が生ずるが、第
１図ｃと第２図ｃとを比べればわかるように素子
分離領域における酸化膜厚は本発明による構造の
方が薄く、したがつて閾値電圧の変化量も少さ
い。また、サブスレツシヨルド特性の傾きの変化
も、酸化膜厚が薄い場合の方が少なく、本発明に
よる構造の場合には能動トランジスタと寄生トラ
ンジスタのサブスレツシヨルド特性の傾きの変化
はほぼ同等になる。したがつて能動トランジスタ
（第２図ｂ）および寄生トランジスタ（第２図ｃ）
のサブスレツシヨルド特性は放射線照射を受けた
後には第２図ｄの′および′に示したようにな
り、これらを合成して得られる特性は、すなわ
ち′とほぼ同じ特性となり、寄生トランジスタ
によるリーク電流が無視できることがわかる。第
２図ｄと第１図ｄのの合成特性を比較してみれ
ば本発明による素子間分離の方法が耐放射線性を
考える上で如何に優れたものであるかは明らかで
あろう。
同図ａは平面配置図、同図ｂは同図ａのＡ−
A′の断面構造、同図ｃはＢ−B′の断面構造、同
図ｄは放射線照射後のサブスレツシヨルド特性を
示したものである。第３図ａにおいて２１は基板
と導電型の高濃度不純物領域でLOCOS領域とト
ランジスタのソース、ドレイン領域の間にあつて
素子分離の役割を果たしている。すなわち、ゲー
ト電極に動作電圧を印加しても同図ｃで示される
寄生トランジスタのチヤンネルは反転しないよう
にしてある。この構造に放射線を照射した場合に
は前述のように酸化膜中に蓄積する正電荷によつ
てトランジスタの閾値電圧の変化が生ずるが、第
１図ｃと第２図ｃとを比べればわかるように素子
分離領域における酸化膜厚は本発明による構造の
方が薄く、したがつて閾値電圧の変化量も少さ
い。また、サブスレツシヨルド特性の傾きの変化
も、酸化膜厚が薄い場合の方が少なく、本発明に
よる構造の場合には能動トランジスタと寄生トラ
ンジスタのサブスレツシヨルド特性の傾きの変化
はほぼ同等になる。したがつて能動トランジスタ
（第２図ｂ）および寄生トランジスタ（第２図ｃ）
のサブスレツシヨルド特性は放射線照射を受けた
後には第２図ｄの′および′に示したようにな
り、これらを合成して得られる特性は、すなわ
ち′とほぼ同じ特性となり、寄生トランジスタ
によるリーク電流が無視できることがわかる。第
２図ｄと第１図ｄのの合成特性を比較してみれ
ば本発明による素子間分離の方法が耐放射線性を
考える上で如何に優れたものであるかは明らかで
あろう。
第３図は本発明による素子分離構造と比較する
ための参考例である。同図の場合にはゲート電極
領域下の近辺にのみ素子分離のための高濃度不純
物領域３１を形成したものであり、欺る構造にお
いてはドレインとソース間の素子分離はLOCOS
の酸化膜を通るリーク電流経路が残るため完全に
は行なわれない。しかしリーク電流経路が長くな
るためその分だけリーク電流の低減が可能とな
る。第２図の場合には素子分離領域がソース、ド
レイン領域の周囲を取り囲んでいるので素子分離
は完全である。
ための参考例である。同図の場合にはゲート電極
領域下の近辺にのみ素子分離のための高濃度不純
物領域３１を形成したものであり、欺る構造にお
いてはドレインとソース間の素子分離はLOCOS
の酸化膜を通るリーク電流経路が残るため完全に
は行なわれない。しかしリーク電流経路が長くな
るためその分だけリーク電流の低減が可能とな
る。第２図の場合には素子分離領域がソース、ド
レイン領域の周囲を取り囲んでいるので素子分離
は完全である。
次に本発明による素子分離構造の製造方法の一
例を説明する。第４図ａに示したように、選択酸
化膜４２形成後に能動領域の上に周辺部は除去し
てフオトレジスト等のマスク材４４をパターニン
グする。然る後に基板と同じ導電型の不純物をイ
オン注入法により能動領域周辺部に打ち込み素子
分離領域４５を形成する。これは例えば基板４１
がＰ型である場合ボロン等の不純物を〜1013cm-2
程度注入すれば良い。マスク材を除去して後（第
４図ｂ）、ゲート電極４６のパターニングを行な
い、然る後に選択酸化膜４２および素子分離領域
４５の上にイオン注入のマスクとなるアルミ等の
材料４７をパターニングして残し、イオン注入を
行なつてソース、ドレイン領域を形成する。Ｐ型
基板の場合には例えばヒ素等の不純物を５×1015
cm-2程度のドーズ量で打ち込めば良い。この際ソ
ース、ドレイン領域４８と素子分離領域４５は互
いに接するようにする（第４図ｃ）。マスク材を
除去すると第２図ｂに示した構造が得られる（第
４図ｄ）。
例を説明する。第４図ａに示したように、選択酸
化膜４２形成後に能動領域の上に周辺部は除去し
てフオトレジスト等のマスク材４４をパターニン
グする。然る後に基板と同じ導電型の不純物をイ
オン注入法により能動領域周辺部に打ち込み素子
分離領域４５を形成する。これは例えば基板４１
がＰ型である場合ボロン等の不純物を〜1013cm-2
程度注入すれば良い。マスク材を除去して後（第
４図ｂ）、ゲート電極４６のパターニングを行な
い、然る後に選択酸化膜４２および素子分離領域
４５の上にイオン注入のマスクとなるアルミ等の
材料４７をパターニングして残し、イオン注入を
行なつてソース、ドレイン領域を形成する。Ｐ型
基板の場合には例えばヒ素等の不純物を５×1015
cm-2程度のドーズ量で打ち込めば良い。この際ソ
ース、ドレイン領域４８と素子分離領域４５は互
いに接するようにする（第４図ｃ）。マスク材を
除去すると第２図ｂに示した構造が得られる（第
４図ｄ）。
このような構造は素子分離領域がLOCOS酸化
膜領域ではなく、能動領域周辺部に形成されるた
め、放射線照射による特性変化がそもそも小さく
放射線による影響を受けにくい。したがつて耐放
射線性デバイスの素子分離方法としては適した方
法であり、従来素子分離の困難さから動作が保証
されなかつた半導体集積回路装置は本発明を適用
することにより放射線耐量の向上を望むことが可
能である。
膜領域ではなく、能動領域周辺部に形成されるた
め、放射線照射による特性変化がそもそも小さく
放射線による影響を受けにくい。したがつて耐放
射線性デバイスの素子分離方法としては適した方
法であり、従来素子分離の困難さから動作が保証
されなかつた半導体集積回路装置は本発明を適用
することにより放射線耐量の向上を望むことが可
能である。
なお上記の説明においてはＰ型基板上の
NMOSトランジスタを例にとつたが、Ｎ型基板
上に形成したＰウエル上のNMOSトランジスタ
に対しても本発明の効用は何ら妨げられるもので
はない。またＰ型基板上、あるいはＮ型基板上に
形成した相補型の集積回路装置に適用しても良
く、本発明の有用性は明らかである。
NMOSトランジスタを例にとつたが、Ｎ型基板
上に形成したＰウエル上のNMOSトランジスタ
に対しても本発明の効用は何ら妨げられるもので
はない。またＰ型基板上、あるいはＮ型基板上に
形成した相補型の集積回路装置に適用しても良
く、本発明の有用性は明らかである。
(6) 発明の効果
本発明は以上説明したように能動領域の周辺部
に素子分離領域を設けて放射照射を受けた際の寄
生MOS特性変動を抑えたものであり、耐放射線
性を有するMIS型半導体集積回路装置を製造する
ことを可能とするものである。
に素子分離領域を設けて放射照射を受けた際の寄
生MOS特性変動を抑えたものであり、耐放射線
性を有するMIS型半導体集積回路装置を製造する
ことを可能とするものである。
第１図は従来構造のトランジスタの平面配置図
ａ、断面図ｂ，ｃおよびサブスレツシヨルド特性
図ｄであり、第２図は本発明による素子分離構造
のトランジスタの一実施例の平面配置図ａ、断面
図ｂ，ｃおよびサブスレツシヨルド特性図ｄであ
り、第３図は本発明による素子分離構造のトラン
ジスタと比較するための参考例の平面配置図を示
したものである。また、第４図は本発明の素子分
離構造の製造方法の一例を示す工程断面図であ
る。 １１……ゲート電極、１２……ソース、ドレイ
ン領域、１３……シリコン基板、１４……素子分
離用高濃度不純物領域、１５……選択熱酸化によ
る酸化膜、１６……ゲート酸化膜、２１……素子
分離用高濃度不純物領域、２２……ゲート電極、
２３……ソース、ドレイン領域、２４……シリコ
ン基板、２５……選択熱酸化による酸化膜、２６
……ゲート酸化膜、３１……素子分離用高濃度不
純物領域、３２……ゲート電極、３３……ソー
ス、ドレイン領域、４１……シリコン基板、４２
……選択熱酸化による酸化膜、４３……ゲート酸
化膜、４４……マスク材、４５……素子分離用高
濃度不純物領域、４６……ゲート電極、４７……
マスク材、４８……ソース、ドレイン拡散層。
ａ、断面図ｂ，ｃおよびサブスレツシヨルド特性
図ｄであり、第２図は本発明による素子分離構造
のトランジスタの一実施例の平面配置図ａ、断面
図ｂ，ｃおよびサブスレツシヨルド特性図ｄであ
り、第３図は本発明による素子分離構造のトラン
ジスタと比較するための参考例の平面配置図を示
したものである。また、第４図は本発明の素子分
離構造の製造方法の一例を示す工程断面図であ
る。 １１……ゲート電極、１２……ソース、ドレイ
ン領域、１３……シリコン基板、１４……素子分
離用高濃度不純物領域、１５……選択熱酸化によ
る酸化膜、１６……ゲート酸化膜、２１……素子
分離用高濃度不純物領域、２２……ゲート電極、
２３……ソース、ドレイン領域、２４……シリコ
ン基板、２５……選択熱酸化による酸化膜、２６
……ゲート酸化膜、３１……素子分離用高濃度不
純物領域、３２……ゲート電極、３３……ソー
ス、ドレイン領域、４１……シリコン基板、４２
……選択熱酸化による酸化膜、４３……ゲート酸
化膜、４４……マスク材、４５……素子分離用高
濃度不純物領域、４６……ゲート電極、４７……
マスク材、４８……ソース、ドレイン拡散層。
Claims (1)
- １ 第１種の導電型の半導体基板上に形成された
第２種の導電型のソースおよびドレイン領域と、
ゲート酸化膜を介して前記ソースおよびドレイン
領域の中間に位置するチヤンネル領域の上部に形
成されたゲート電極と、前記ソースおよびドレイ
ン領域および前記チヤンネル領域をとり囲んで前
記半導体基板に形成された厚さの厚い素子分離酸
化膜と、前記ソースおよびドレイン領域および前
記チヤンネル領域と前記素子分離酸化膜との間に
これらと接して且つ前記ソースおよびドレイン領
域および前記チヤンネル領域をとり囲むように前
記半導体基板に形成された前記第１種の導電型で
基板濃度より高い表面不純物濃度のチヤンネルス
トツパー領域とを有し、前記ゲート電極は前記ゲ
ート酸化膜と同じ厚さの絶縁膜を介して前記チヤ
ンネルストツパー領域上に延在し且つ前記素子分
離酸化膜上にまで延長形成されていることを特徴
とするMIS型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005411A JPS61164265A (ja) | 1985-01-16 | 1985-01-16 | Ｍｉｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60005411A JPS61164265A (ja) | 1985-01-16 | 1985-01-16 | Ｍｉｓ型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61164265A JPS61164265A (ja) | 1986-07-24 |
| JPH0515069B2 true JPH0515069B2 (ja) | 1993-02-26 |
Family
ID=11610401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60005411A Granted JPS61164265A (ja) | 1985-01-16 | 1985-01-16 | Ｍｉｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164265A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079932B2 (ja) * | 1989-04-07 | 1995-02-01 | 株式会社東芝 | 半導体装置 |
| US5285069A (en) * | 1990-11-21 | 1994-02-08 | Ricoh Company, Ltd. | Array of field effect transistors of different threshold voltages in same semiconductor integrated circuit |
| US6437416B1 (en) * | 1996-04-12 | 2002-08-20 | Cree Microwave, Inc. | Semiconductor structure having a planar junction termination with high breakdown voltage and low parasitic capacitance |
| US6320245B1 (en) | 1998-05-19 | 2001-11-20 | Nec Corporation | Radiation-hardened semiconductor device |
| JP5555864B2 (ja) * | 2009-12-22 | 2014-07-23 | 株式会社ブルックマンテクノロジ | 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5375777A (en) * | 1976-12-16 | 1978-07-05 | Nec Corp | Mos type semiconductor device |
| JPS5435688A (en) * | 1977-08-25 | 1979-03-15 | Mitsubishi Electric Corp | Manufacture of complementary mos integrated circuit |
| JPS6018150B2 (ja) * | 1977-09-16 | 1985-05-09 | 日本電気株式会社 | 絶縁ゲ−ト型電界効果半導体装置 |
| JPS5735341A (en) * | 1980-08-12 | 1982-02-25 | Toshiba Corp | Method of seperating elements of semiconductor device |
-
1985
- 1985-01-16 JP JP60005411A patent/JPS61164265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61164265A (ja) | 1986-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |