JPH0365032B2 - - Google Patents
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- Publication number
- JPH0365032B2 JPH0365032B2 JP58220555A JP22055583A JPH0365032B2 JP H0365032 B2 JPH0365032 B2 JP H0365032B2 JP 58220555 A JP58220555 A JP 58220555A JP 22055583 A JP22055583 A JP 22055583A JP H0365032 B2 JPH0365032 B2 JP H0365032B2
- Authority
- JP
- Japan
- Prior art keywords
- thick film
- conductor
- thick
- layer
- multilayer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
発明の技術分野
本発明は厚膜多層回路基板の製造方法の改良に
関するものである。 技術の背景 以下サーマルヘツドに例をとり説明する。サー
マルヘツドは耐熱性基板の上に多数の発熱低抗体
をもち、所望の低抗体に電気的パルスを印加して
発熱させ、感熱記録紙に印字を行なうものであ
り、その製造方法の違いにより薄膜形と厚膜形と
がある。薄膜形サーマルヘツドは印字品質が優れ
ているが高価であり、厚膜形サーマルヘツドは印
字品質は劣るか安価であるという特徴がある。そ
こで両者を組合わせて印字品質が優れ、且つ安価
にできるサーマルヘツドが提案されている。 従来技術と問題点 第１図は薄膜形と厚膜形を組合わせたサーマル
ヘツドを説明するための図である。これはアルミ
ナ等の耐熱性基板１の上に断熱グレーズ層２、薄
膜低抗体３、薄膜導体４、保護膜５よりなる薄膜
ヘツド部Ａと、１層目導体６及び誘電体層７、２
層目導体８及び誘電体層９、３層目導体１０及び
誘電体層１１よりなる厚膜多層回路部Ｂとで構成
され、薄膜導体４と厚膜導体８がＣ部で接続され
ている。そして発熱低抗体を駆動するICドライ
バー１２が厚膜多層回路の２層目の導体８の上に
樹脂１３で接着され、３層目の導体１０にワイヤ
ボンデイングされている。 このようなサーマルヘツドにおいて、その厚膜
導体は従来スクリーン印刷のみでパターニングさ
れるが、その場合の最小線幅は100μｍ以上とさ
れている。従つてドツト密度が高くなり線幅が
100μｍ以下になるとスクリーン印刷法では形成
困難となる。そのためには厚膜導体を全面に形成
した後、フオトレジスト塗布、露光、エツチング
というフオトリソグラフイーの手法を用いてパタ
ーンの微細化及び高精度化をはかることができる
とされていた。ところが実際には形成される厚膜
導体の表面粗度が大きく（２〜5μｍ程度）、その
ためレジストが均一に形成されなかつたり、エツ
チング時のバラツキが大きく100μｍ以下のパタ
ーニングは事実上困難であつた。 発明の目的 本発明は上記従来の問題点に鑑み、厚膜導体を
フオトリソグラフイー法でパターニングできる厚
膜多層回路基板の製造方法を提供することを目的
とするものである。 発明の構成 そしてこの目的は本発明によれば、耐熱性基板
上もしくは誘電体層上の全面に厚膜導体を形成し
た後に、フオトリソグラフイーを用いて導体パタ
ーンを形成する厚膜多層回路基板の製造方法にお
いて、フオトリソグラフイー工程の前に厚膜導体
の表面の凹凸を平坦にして粗度を小さくするため
の機械的な研磨を行うことを特徴とする厚膜回路
基板の製造方法を提供することによつて達成され
る。 発明の実施例 以下、本発明を実施例により詳述する。 試料No.１として97％アルミナ基板上に銅厚膜ペ
ーストを全面に印刷し、乾燥後N2ガス中、900℃
で焼成し約10μｍ厚の銅厚膜層を形成したもの、
及び試料No.２として97％アルミナ基板上全面に多
層用厚膜誘電体層を形成し、その上に試料No.１と
同様にして銅厚膜層を形成したものを調整し、こ
れらをプリント板用オシレーシヨン研磨機にて
＃300→＃600→＃1000→＃2000の研磨ロールを使
用してこの順に研磨を行ない、研磨前後の表面粗
さを測定した。その結果は第１表の如くになつ
た。
関するものである。 技術の背景 以下サーマルヘツドに例をとり説明する。サー
マルヘツドは耐熱性基板の上に多数の発熱低抗体
をもち、所望の低抗体に電気的パルスを印加して
発熱させ、感熱記録紙に印字を行なうものであ
り、その製造方法の違いにより薄膜形と厚膜形と
がある。薄膜形サーマルヘツドは印字品質が優れ
ているが高価であり、厚膜形サーマルヘツドは印
字品質は劣るか安価であるという特徴がある。そ
こで両者を組合わせて印字品質が優れ、且つ安価
にできるサーマルヘツドが提案されている。 従来技術と問題点 第１図は薄膜形と厚膜形を組合わせたサーマル
ヘツドを説明するための図である。これはアルミ
ナ等の耐熱性基板１の上に断熱グレーズ層２、薄
膜低抗体３、薄膜導体４、保護膜５よりなる薄膜
ヘツド部Ａと、１層目導体６及び誘電体層７、２
層目導体８及び誘電体層９、３層目導体１０及び
誘電体層１１よりなる厚膜多層回路部Ｂとで構成
され、薄膜導体４と厚膜導体８がＣ部で接続され
ている。そして発熱低抗体を駆動するICドライ
バー１２が厚膜多層回路の２層目の導体８の上に
樹脂１３で接着され、３層目の導体１０にワイヤ
ボンデイングされている。 このようなサーマルヘツドにおいて、その厚膜
導体は従来スクリーン印刷のみでパターニングさ
れるが、その場合の最小線幅は100μｍ以上とさ
れている。従つてドツト密度が高くなり線幅が
100μｍ以下になるとスクリーン印刷法では形成
困難となる。そのためには厚膜導体を全面に形成
した後、フオトレジスト塗布、露光、エツチング
というフオトリソグラフイーの手法を用いてパタ
ーンの微細化及び高精度化をはかることができる
とされていた。ところが実際には形成される厚膜
導体の表面粗度が大きく（２〜5μｍ程度）、その
ためレジストが均一に形成されなかつたり、エツ
チング時のバラツキが大きく100μｍ以下のパタ
ーニングは事実上困難であつた。 発明の目的 本発明は上記従来の問題点に鑑み、厚膜導体を
フオトリソグラフイー法でパターニングできる厚
膜多層回路基板の製造方法を提供することを目的
とするものである。 発明の構成 そしてこの目的は本発明によれば、耐熱性基板
上もしくは誘電体層上の全面に厚膜導体を形成し
た後に、フオトリソグラフイーを用いて導体パタ
ーンを形成する厚膜多層回路基板の製造方法にお
いて、フオトリソグラフイー工程の前に厚膜導体
の表面の凹凸を平坦にして粗度を小さくするため
の機械的な研磨を行うことを特徴とする厚膜回路
基板の製造方法を提供することによつて達成され
る。 発明の実施例 以下、本発明を実施例により詳述する。 試料No.１として97％アルミナ基板上に銅厚膜ペ
ーストを全面に印刷し、乾燥後N2ガス中、900℃
で焼成し約10μｍ厚の銅厚膜層を形成したもの、
及び試料No.２として97％アルミナ基板上全面に多
層用厚膜誘電体層を形成し、その上に試料No.１と
同様にして銅厚膜層を形成したものを調整し、こ
れらをプリント板用オシレーシヨン研磨機にて
＃300→＃600→＃1000→＃2000の研磨ロールを使
用してこの順に研磨を行ない、研磨前後の表面粗
さを測定した。その結果は第１表の如くになつ
た。
【表】
これらの試料について、パターン幅が10、20、
40、80、160、320μｍの６種のテストパターンを
用い、（長さ100mm、ギヤツプはパターン幅と同
一、パターン数は100本）フオトリソグラフイー
によりパターニングを行なつてパターン欠陥をシ
ヨート及び断線の点数によつて評価した。各パタ
ーン1000本分につき評価した結果を第２表及び第
３表に示す。なお第２表は試料No.１（97％アルミ
ナ基板上の銅厚膜層をパターニングしたもの）、
第３表は試料No.２（厚膜誘電体層上の銅厚膜層を
パターニングしたもの）評価結果である。表中※
印はシヨートし且つ断線しているために不良率が
100％以上となつている。
40、80、160、320μｍの６種のテストパターンを
用い、（長さ100mm、ギヤツプはパターン幅と同
一、パターン数は100本）フオトリソグラフイー
によりパターニングを行なつてパターン欠陥をシ
ヨート及び断線の点数によつて評価した。各パタ
ーン1000本分につき評価した結果を第２表及び第
３表に示す。なお第２表は試料No.１（97％アルミ
ナ基板上の銅厚膜層をパターニングしたもの）、
第３表は試料No.２（厚膜誘電体層上の銅厚膜層を
パターニングしたもの）評価結果である。表中※
印はシヨートし且つ断線しているために不良率が
100％以上となつている。
【表】
【表】
第２表及び第３表より試料No.１、No.２共研磨を
行なわないものに比して研磨を行なつたものは欠
陥数が約１桁〜２桁減少することがわかる。また
100mmという長いパターンにもかかわらず（実際
は高密度のまま100mmも引廻すことは少ない）パ
ターン幅40μ程度のパターンまで使用可能となる
ことがわかる。 以上説明した実施例では、プリント基板用オシ
レーシヨン研磨機を使用して厚膜導体表面を研磨
したが、他の研磨方法、例えばセラミツク粉末を
水中に懸濁させた液を導体表面に吹きつけるなど
の装置を使用してもまつたく同等の結果が得られ
る。また厚膜導体は銅に限らず金、銀、銀−パラ
ジウムなどのような厚膜導体材料についても同等
な結果が得られることは勿論である。 発明の効果 以上、詳細に説明したように本発明の厚膜多層
回路基板の製造方法は、厚膜導体表面を研磨し表
面粗度を小さくすることにより厚膜導体をフオト
リソグラフイー法により高密度なパターニングを
可能にするといつた効果大なるものである。
行なわないものに比して研磨を行なつたものは欠
陥数が約１桁〜２桁減少することがわかる。また
100mmという長いパターンにもかかわらず（実際
は高密度のまま100mmも引廻すことは少ない）パ
ターン幅40μ程度のパターンまで使用可能となる
ことがわかる。 以上説明した実施例では、プリント基板用オシ
レーシヨン研磨機を使用して厚膜導体表面を研磨
したが、他の研磨方法、例えばセラミツク粉末を
水中に懸濁させた液を導体表面に吹きつけるなど
の装置を使用してもまつたく同等の結果が得られ
る。また厚膜導体は銅に限らず金、銀、銀−パラ
ジウムなどのような厚膜導体材料についても同等
な結果が得られることは勿論である。 発明の効果 以上、詳細に説明したように本発明の厚膜多層
回路基板の製造方法は、厚膜導体表面を研磨し表
面粗度を小さくすることにより厚膜導体をフオト
リソグラフイー法により高密度なパターニングを
可能にするといつた効果大なるものである。
第１図は従来のサーマルヘツドを説明するため
の断面図である。 図面において、Ａは薄膜ヘツド部、Ｂは厚膜多
層回路部をそれぞれ示す。
の断面図である。 図面において、Ａは薄膜ヘツド部、Ｂは厚膜多
層回路部をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 耐熱性基板上もしくは誘電体層上の全面に厚
膜導体層を形成した後に、フオトリソグラフイー
を用いて導体パターンを形成する厚膜多層回路基
板の製造方法において、 フオトリソグラフイー工程の前に厚膜導体の表
面の凹凸を平坦にして粗度を小さくするための機
械的な研磨を行うことを特徴とする厚膜多層回路
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22055583A JPS60113493A (ja) | 1983-11-25 | 1983-11-25 | 厚膜多層回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22055583A JPS60113493A (ja) | 1983-11-25 | 1983-11-25 | 厚膜多層回路基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60113493A JPS60113493A (ja) | 1985-06-19 |
| JPH0365032B2 true JPH0365032B2 (ja) | 1991-10-09 |
Family
ID=16752826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22055583A Granted JPS60113493A (ja) | 1983-11-25 | 1983-11-25 | 厚膜多層回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113493A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5064767A (ja) * | 1973-10-12 | 1975-06-02 |
-
1983
- 1983-11-25 JP JP22055583A patent/JPS60113493A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113493A (ja) | 1985-06-19 |
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