JPH0365053B2 - - Google Patents
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- Publication number
- JPH0365053B2 JPH0365053B2 JP56072503A JP7250381A JPH0365053B2 JP H0365053 B2 JPH0365053 B2 JP H0365053B2 JP 56072503 A JP56072503 A JP 56072503A JP 7250381 A JP7250381 A JP 7250381A JP H0365053 B2 JPH0365053 B2 JP H0365053B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- stage
- flops
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/58—Gating or clocking signals not applied to all stages, i.e. asynchronous counters
Landscapes
- Manipulation Of Pulses (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
Description
【発明の詳細な説明】
本発明は複数のフリツプ・フロツプが縦属接続
された分周器を用いたカウンタの構成に関するも
のである。
された分周器を用いたカウンタの構成に関するも
のである。
従来のカウンタは、第１図に示すように、複数
のフリツプ・フロツプが縦属接続された分周段１
に入力信号としてのクロツクを入力して入力信号
を計数し、計数値が所定値になつたことを計数値
検出器２で検出して、この検出値に応じてクロツ
クと同期して制御装置３で分周段１をリセツトし
ていた。計数値検出器２では分周段１の全てのフ
リツプ・フロツプの正負各出力のいづれかを
NAND回路に入力し、NAND回路の出力計数値
の所定値を検出していた。
のフリツプ・フロツプが縦属接続された分周段１
に入力信号としてのクロツクを入力して入力信号
を計数し、計数値が所定値になつたことを計数値
検出器２で検出して、この検出値に応じてクロツ
クと同期して制御装置３で分周段１をリセツトし
ていた。計数値検出器２では分周段１の全てのフ
リツプ・フロツプの正負各出力のいづれかを
NAND回路に入力し、NAND回路の出力計数値
の所定値を検出していた。
すなわち、第２図に示すように、クロツク入力
信号は６つのフリツプ・フロツプ１１〜１６が縦
属接続された分周段１の初段フリツプ・フロツプ
１１に入力される。各段のフリツプ・フロツプ１
１〜１６の出力Ｑが次段に入力されている。各段
のフリツプ・フロツプ１１〜１６の出力Ｑもしく
は出力が計数値検出器２を構成する６入力
NAND回路２１に入力される。NAND回路２１
の各入力は例えば“３２”を検出するには、フリ
ツプ・フロツプ１１〜１５の出力とフリツプ・
フロツプ１６の出力Ｑに接続される。出力Ｑに接
続されるか、出力に接続さるかは検出する所定
数の２進数によつて決まる。計数値検出器２の出
力すなわちNAND回路２１の出力は制御回路３
を構成する２入力NOR回路３１に一方の入力に
接続される。制御回路３には計数のリセツトをク
ロツクと同期させるために、クロツク入力信号を
反転さすインバータ３２を有し、このインバータ
３２の出力がNOR回路３１の他方の入力に接続
されている。
信号は６つのフリツプ・フロツプ１１〜１６が縦
属接続された分周段１の初段フリツプ・フロツプ
１１に入力される。各段のフリツプ・フロツプ１
１〜１６の出力Ｑが次段に入力されている。各段
のフリツプ・フロツプ１１〜１６の出力Ｑもしく
は出力が計数値検出器２を構成する６入力
NAND回路２１に入力される。NAND回路２１
の各入力は例えば“３２”を検出するには、フリ
ツプ・フロツプ１１〜１５の出力とフリツプ・
フロツプ１６の出力Ｑに接続される。出力Ｑに接
続されるか、出力に接続さるかは検出する所定
数の２進数によつて決まる。計数値検出器２の出
力すなわちNAND回路２１の出力は制御回路３
を構成する２入力NOR回路３１に一方の入力に
接続される。制御回路３には計数のリセツトをク
ロツクと同期させるために、クロツク入力信号を
反転さすインバータ３２を有し、このインバータ
３２の出力がNOR回路３１の他方の入力に接続
されている。
かかるカウンタの動作は第３図に示したように
クロツク入力信号に応じてフリツプ・フロツプ、
１１〜１２が動作し、各フリツプ・フロツプの出
力ＱにはそれぞれQ11〜Q16の出力が得られる。
この出力ほ縦属接続の前段の方ではクロツク入力
信号からの遅延はほとんどないが、後段の方に行
く程大きな遅延となり、点線のように出力がダレ
て行く。この遅延は出力配線が長くそれによる浮
容量が大きい場合には更に大きくなり、本来リセ
ツトがかかるべき矢印Ｒの時点ではリセツトがか
からなくなる。このように最終段フリツプ・フロ
ツプ１６での出力反転の遅延がクロツク入力信号
の一周期よりも長くなると、もはや計数値検出器
２での所定値の検出はできなくなり、リセツトが
かかならくなる。かかる欠点は、クロツク入力信
号の周期が短かくなり、高周波化すると更に生じ
やすくなることは上記から明らかである。
クロツク入力信号に応じてフリツプ・フロツプ、
１１〜１２が動作し、各フリツプ・フロツプの出
力ＱにはそれぞれQ11〜Q16の出力が得られる。
この出力ほ縦属接続の前段の方ではクロツク入力
信号からの遅延はほとんどないが、後段の方に行
く程大きな遅延となり、点線のように出力がダレ
て行く。この遅延は出力配線が長くそれによる浮
容量が大きい場合には更に大きくなり、本来リセ
ツトがかかるべき矢印Ｒの時点ではリセツトがか
からなくなる。このように最終段フリツプ・フロ
ツプ１６での出力反転の遅延がクロツク入力信号
の一周期よりも長くなると、もはや計数値検出器
２での所定値の検出はできなくなり、リセツトが
かかならくなる。かかる欠点は、クロツク入力信
号の周期が短かくなり、高周波化すると更に生じ
やすくなることは上記から明らかである。
本発明の目的は高速動作特性に優れ、配線浮遊
容量の影響を受けることのないカウンタを得るこ
とにある。
容量の影響を受けることのないカウンタを得るこ
とにある。
本発明の特徴は、縦属接続された複数のフリツ
プフロツプを前段部と後段部に分け、前段部の出
力信号の反対位相の信号を後段部にクロツク信号
として供給し、前段部が所定の第１の計数値とな
りかつ後段部が所定の第２の計数値となつたとき
に各フリツプフロツプを初期状態とすることにあ
る。
プフロツプを前段部と後段部に分け、前段部の出
力信号の反対位相の信号を後段部にクロツク信号
として供給し、前段部が所定の第１の計数値とな
りかつ後段部が所定の第２の計数値となつたとき
に各フリツプフロツプを初期状態とすることにあ
る。
このように、前段部の出力信号の反対位相の信
号を後段部に供給しているので、後段部の動作は
前段部の出力信号と同じ位相の信号を供給した場
合に比して同信号の半クロツク分早くなり、この
結果、後段部における出力の変化の遅延を補償す
ることができる。
号を後段部に供給しているので、後段部の動作は
前段部の出力信号と同じ位相の信号を供給した場
合に比して同信号の半クロツク分早くなり、この
結果、後段部における出力の変化の遅延を補償す
ることができる。
次に、図面を参照して本発明をさらに詳細に説
明する。第４図は本発明の一実施例を示したもの
で、縦属接続される６つのフリツプ・フロツプ、
７１，７２，７３，８１，８２，８３は前段部の
フリツプ・フロツプ７１〜７３と後段部のフリツ
プ・フロツプ８１〜８３とに分けられている。前
段部の最後のフリツプ・フロツプ７３の反転出力
Ｑが後段部の最初のフリツプ・フロツプ８１に入
力されている他は全て前のフリツプ・フロツプの
出力Ｑが後のフリツプ・フロツプに入力されてい
る。前段部のフリツプ・フロツプ７１〜７３の出
力Ｑもしくは反転出力が計数すべき所定数の下
位桁に応じてNAND回路４１の各入力に加えら
れている。一方、後段部のフリツプ・フロツプ８
１〜８３の出力Ｑもしくは反転出力が計数すべ
き所定数の上位桁に応じてNAND回路４２の各
入力に加えられている。NAND回路４２の出力
は一旦ラツチするようにフリツプ・フロツプ４３
に加えられている。このフリツプ・フロツプ４３
の出力ＱとNAND回路４１の出力とが、クロツ
ク入力信号を反転するインバータ５２の出力とと
もにNOR回路５１の出力に加えられている。こ
のNOR回路５１の出力で全てのフリツプ・フロ
ツプ７１〜７３，８１〜８３および４３がリセツ
トされている。またフリツプフロツプ７３の出力
はフリツプ・フロツプ、４３のクロツク入力端子
に加えられている。この一実施例の動作は第５図
に示されている。各フリツプ・フロツプ７１〜７
３，８１〜８３はクロツク入力信号に応じて出力
を反転さし、それぞれ、Q71、Q72、Q73、Q81、
Q82、Q83に示す出力を生じる。この時出力の遅
延は点線に示すように、最後のフリツプ・フロツ
プ８３でもつとも顕著になる。ここで第３図に示
した出力Q14、Q15、Q16と本実施例の後段部のフ
リツプ・フロツプ８１，８２，８３の出力Q81、
Q82、Q83とを比較すると、本実施例の出力Q81、
Q82、Q83の方が従来例の出力Q14、Q15、Q16に比
し、前段部の最絡のフリツプ・フロツプ１３，１
７の出力Q13、Q73の半周期分早くなつている。
このため、前段部のNAND回路４１はクロツク
入力信号を“８”計数するごとに出力するが後段
部のNAND回路４２はクロツク入力信号を“32”
計数するよりも早く“28”計数した後に出力を出
す。このNAND回路４２の出力を、フリツプ・
フロツプ７３の出力Ｑに同期してフリツプ・フロ
ツプ４３で一旦ラツチされる。このフリツプ・フ
ロツプ４３の出力ＱとNAND回路４１の出力と
がNOR回路に加えられているので、これらの出
力が存する時インバータ５２の出力、すなわちク
ロツク入力信号、に同期して全てのフリツプ・フ
ロツプ７１，７２，７３，８１，８２，８３およ
び４３がリセツトされ、計数が再開される。尚、
矢印Ｒは第３図同様リセツトのかかる時点であ
る。また、計数出力はNOR回路５１の出力を例
えばフリツプ・フロツプで受けて得ることができ
る。このように後段部は所定数計数前にあらかじ
め、所定数に応じた検出状態となつているので、
比較的出力遅延の少い前段部の計数に応じてカウ
ンタがリセツトされることとなる。このため、高
周波動作特性の優れたカウンタを得ることができ
る。この時、後段部のNAND回路４２から出力
が出ている時、前段部のNAND回路からは出力
は１回しか出ないようにしなければならない。し
かしながら、前段部を例えば３段とすると、後段
部は所定数−“８”以後に出力が出れば良く、最
大“８”クロツク入力の出力遅延があつても良い
ことになる。つまり、前段部を２段望ましくは３
段以上の縦属接続されるフリツプ・フロツプで形
成すれば、多くの場合に出力の遅延は問題なくな
る。尚、後段部の出力ラツチのためのフリツプ・
フロツプ４３は必要に応じて省略できるものであ
る。次に、第６図に本発明の他の実施例を示す。
同図に於いて第４図と同一機能のものには同じ参
照符号を付してある。すなわち、第４図の一実施
例と異なる点は、後段部のフリツプ・フロツプ８
１，８２，８３とラツチ用フリツプ・フロツプ４
３とのリセツトは、NOR回路５１の出力でセツ
トされ前段部のフリツプ・フロツプ、７２の出力
ＱでリセツトされるRSフリツプ・フロツプ５３
の出力Ｑで行なわれる点である。このため、後段
部のフリツプ・フロツプ８１〜８３とラツチ用フ
リツプ・フロツプ４３とは、前段部のフリツプ・
フロツプ７１〜７３がリセツトされた後、４クロ
ツク入力信号期間リセツトされ続けることとな
る。この様子は第７図に示されている。このよう
にすれば、後段部のフリツプ・フロツプ８１〜８
３に動作の遅延があつても、十分長い期間リセツ
ト信号がかけられるので、後段部でリセツトが不
完全となるようなことはない。
明する。第４図は本発明の一実施例を示したもの
で、縦属接続される６つのフリツプ・フロツプ、
７１，７２，７３，８１，８２，８３は前段部の
フリツプ・フロツプ７１〜７３と後段部のフリツ
プ・フロツプ８１〜８３とに分けられている。前
段部の最後のフリツプ・フロツプ７３の反転出力
Ｑが後段部の最初のフリツプ・フロツプ８１に入
力されている他は全て前のフリツプ・フロツプの
出力Ｑが後のフリツプ・フロツプに入力されてい
る。前段部のフリツプ・フロツプ７１〜７３の出
力Ｑもしくは反転出力が計数すべき所定数の下
位桁に応じてNAND回路４１の各入力に加えら
れている。一方、後段部のフリツプ・フロツプ８
１〜８３の出力Ｑもしくは反転出力が計数すべ
き所定数の上位桁に応じてNAND回路４２の各
入力に加えられている。NAND回路４２の出力
は一旦ラツチするようにフリツプ・フロツプ４３
に加えられている。このフリツプ・フロツプ４３
の出力ＱとNAND回路４１の出力とが、クロツ
ク入力信号を反転するインバータ５２の出力とと
もにNOR回路５１の出力に加えられている。こ
のNOR回路５１の出力で全てのフリツプ・フロ
ツプ７１〜７３，８１〜８３および４３がリセツ
トされている。またフリツプフロツプ７３の出力
はフリツプ・フロツプ、４３のクロツク入力端子
に加えられている。この一実施例の動作は第５図
に示されている。各フリツプ・フロツプ７１〜７
３，８１〜８３はクロツク入力信号に応じて出力
を反転さし、それぞれ、Q71、Q72、Q73、Q81、
Q82、Q83に示す出力を生じる。この時出力の遅
延は点線に示すように、最後のフリツプ・フロツ
プ８３でもつとも顕著になる。ここで第３図に示
した出力Q14、Q15、Q16と本実施例の後段部のフ
リツプ・フロツプ８１，８２，８３の出力Q81、
Q82、Q83とを比較すると、本実施例の出力Q81、
Q82、Q83の方が従来例の出力Q14、Q15、Q16に比
し、前段部の最絡のフリツプ・フロツプ１３，１
７の出力Q13、Q73の半周期分早くなつている。
このため、前段部のNAND回路４１はクロツク
入力信号を“８”計数するごとに出力するが後段
部のNAND回路４２はクロツク入力信号を“32”
計数するよりも早く“28”計数した後に出力を出
す。このNAND回路４２の出力を、フリツプ・
フロツプ７３の出力Ｑに同期してフリツプ・フロ
ツプ４３で一旦ラツチされる。このフリツプ・フ
ロツプ４３の出力ＱとNAND回路４１の出力と
がNOR回路に加えられているので、これらの出
力が存する時インバータ５２の出力、すなわちク
ロツク入力信号、に同期して全てのフリツプ・フ
ロツプ７１，７２，７３，８１，８２，８３およ
び４３がリセツトされ、計数が再開される。尚、
矢印Ｒは第３図同様リセツトのかかる時点であ
る。また、計数出力はNOR回路５１の出力を例
えばフリツプ・フロツプで受けて得ることができ
る。このように後段部は所定数計数前にあらかじ
め、所定数に応じた検出状態となつているので、
比較的出力遅延の少い前段部の計数に応じてカウ
ンタがリセツトされることとなる。このため、高
周波動作特性の優れたカウンタを得ることができ
る。この時、後段部のNAND回路４２から出力
が出ている時、前段部のNAND回路からは出力
は１回しか出ないようにしなければならない。し
かしながら、前段部を例えば３段とすると、後段
部は所定数−“８”以後に出力が出れば良く、最
大“８”クロツク入力の出力遅延があつても良い
ことになる。つまり、前段部を２段望ましくは３
段以上の縦属接続されるフリツプ・フロツプで形
成すれば、多くの場合に出力の遅延は問題なくな
る。尚、後段部の出力ラツチのためのフリツプ・
フロツプ４３は必要に応じて省略できるものであ
る。次に、第６図に本発明の他の実施例を示す。
同図に於いて第４図と同一機能のものには同じ参
照符号を付してある。すなわち、第４図の一実施
例と異なる点は、後段部のフリツプ・フロツプ８
１，８２，８３とラツチ用フリツプ・フロツプ４
３とのリセツトは、NOR回路５１の出力でセツ
トされ前段部のフリツプ・フロツプ、７２の出力
ＱでリセツトされるRSフリツプ・フロツプ５３
の出力Ｑで行なわれる点である。このため、後段
部のフリツプ・フロツプ８１〜８３とラツチ用フ
リツプ・フロツプ４３とは、前段部のフリツプ・
フロツプ７１〜７３がリセツトされた後、４クロ
ツク入力信号期間リセツトされ続けることとな
る。この様子は第７図に示されている。このよう
にすれば、後段部のフリツプ・フロツプ８１〜８
３に動作の遅延があつても、十分長い期間リセツ
ト信号がかけられるので、後段部でリセツトが不
完全となるようなことはない。
本発明の各実施例は、電子時計や電子楽器等高
周波の基本周波数を分周する時特に有効である。
例えば2MHzの基本周波数を４〜8kHzに分周する
ような場合には、縦属接続するフリツプ・フロツ
プはかなり多く必要となる。このような時、本発
明を適用すれば、フリツプ・フロツプ出力の遅延
や、基本周波数の周波数値を考慮しなくとも所定
の分周動作が確保でき、回路設計が非常に容易に
なる。
周波の基本周波数を分周する時特に有効である。
例えば2MHzの基本周波数を４〜8kHzに分周する
ような場合には、縦属接続するフリツプ・フロツ
プはかなり多く必要となる。このような時、本発
明を適用すれば、フリツプ・フロツプ出力の遅延
や、基本周波数の周波数値を考慮しなくとも所定
の分周動作が確保でき、回路設計が非常に容易に
なる。
第１図は従来のカウンタの概念を示すブロツク
図、第２図はその一具体例を示す回路図、第３図
は第２図の一具体例の動作を示した波形図であ
る。第４図は本発明の一実施例を示す回路図、第
５図はその動作を示した波形図である。第６図は
本発明の他の実施例を示す回路図、第７図はその
動作を示した波形図である。 １……分周段、２……計数値検出器、３……制
御装置、１１〜１６……フリツプ・フロツプ、２
１……NAND回路、３１……NOR回路、３２…
…インバータ、４１，４２……NAND回路、４
３……フリツプ・フロツプ、５１……NOR回路、
５２……インバータ、５３……RSフリツプ・フ
ロツプ、７１，７２，７３……前段部のフリツ
プ・フロツプ、８１，８２，８３……後段部のフ
リツプ・フロツプ。
図、第２図はその一具体例を示す回路図、第３図
は第２図の一具体例の動作を示した波形図であ
る。第４図は本発明の一実施例を示す回路図、第
５図はその動作を示した波形図である。第６図は
本発明の他の実施例を示す回路図、第７図はその
動作を示した波形図である。 １……分周段、２……計数値検出器、３……制
御装置、１１〜１６……フリツプ・フロツプ、２
１……NAND回路、３１……NOR回路、３２…
…インバータ、４１，４２……NAND回路、４
３……フリツプ・フロツプ、５１……NOR回路、
５２……インバータ、５３……RSフリツプ・フ
ロツプ、７１，７２，７３……前段部のフリツ
プ・フロツプ、８１，８２，８３……後段部のフ
リツプ・フロツプ。
Claims (1)
- １ それぞれが、前段のフリツプフロツプの正相
出力が後段のフリツプフロツプの入力となるよう
に縦属接続された複数のフリツプフロツプを有
し、初段のフリツプフロツプの入力に印加される
クロツク信号に一方の反転エツジが現われる毎に
計数値が増加する第１および第２の計数部と、計
数すべきクロツク信号を前記第１の計数部の初段
のフリツプフロツプの入力に印加する手段と、前
記第１の計数部の最終段のフリツプフロツプの逆
相出力をその位相のまま前記第２の計数部の初段
のフリツプフロツプに印加する手段と、前記第１
の計数部が所定の第１計数値となりかつ前記第２
の計数部が所定の第２計数値となつたときに前記
第１および第２の計数部の各フリツプフロツプを
初期状態にするゲート手段とを備える計数回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56072503A JPS57186836A (en) | 1981-05-14 | 1981-05-14 | Counting circuit |
| US06/378,356 US4493095A (en) | 1981-05-14 | 1982-05-14 | Counter having a plurality of cascaded flip-flops |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56072503A JPS57186836A (en) | 1981-05-14 | 1981-05-14 | Counting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186836A JPS57186836A (en) | 1982-11-17 |
| JPH0365053B2 true JPH0365053B2 (ja) | 1991-10-09 |
Family
ID=13491203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56072503A Granted JPS57186836A (en) | 1981-05-14 | 1981-05-14 | Counting circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4493095A (ja) |
| JP (1) | JPS57186836A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761801A (en) * | 1986-06-18 | 1988-08-02 | Hughes Aircraft Company | Look ahead terminal counter |
| JPH0748824B2 (ja) * | 1986-12-24 | 1995-05-24 | 日本電気株式会社 | 固体撮像素子用クロツク発生器 |
| US4982414A (en) * | 1987-12-21 | 1991-01-01 | Ricoh Company, Ltd. | Abbreviated incrementer circuit |
| NL8800390A (nl) * | 1988-02-17 | 1989-09-18 | Philips Nv | Tellerschakeling met foutendetectie, alsmede schakeling bevattende zo een tellerschakeling. |
| US5060243A (en) * | 1990-05-29 | 1991-10-22 | Motorola, Inc. | Ripple counter with reverse-propagated zero detection |
| SE515076C2 (sv) * | 1992-07-01 | 2001-06-05 | Ericsson Telefon Ab L M | Multiplexor-/demultiplexorkrets |
| JPH11330951A (ja) * | 1998-05-20 | 1999-11-30 | Mitsubishi Electric Corp | カウンタ回路 |
| US9001045B2 (en) | 2005-11-08 | 2015-04-07 | Nokia Corporation | Cost efficient element for combined piezo sensor and actuator in robust and small touch screen realization and method for operation thereof |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631350A (en) * | 1970-09-15 | 1971-12-28 | Collins Radio Co | Synchronous counting apparatus |
| JPS54105953A (en) * | 1978-02-07 | 1979-08-20 | Nec Corp | Divider circuit |
-
1981
- 1981-05-14 JP JP56072503A patent/JPS57186836A/ja active Granted
-
1982
- 1982-05-14 US US06/378,356 patent/US4493095A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57186836A (en) | 1982-11-17 |
| US4493095A (en) | 1985-01-08 |
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