JPH0522087A - デジタル入力回路 - Google Patents

Abstract

(57)【要約】 【目的】入力信号の信号幅から自動的にそれに対応した
適切なクロックが選択できるようにする一方、入力信号
の信号幅を有接点などで切り換えたときのチャタリング
があっても、フィルタクロックの周波数の選択を正確に
する。 【構成】入力信号ｉｎを各フリップフロップＦＦ１〜Ｆ
Ｆ４の出力に基づいて論理積Ｇ１して出力信号ｏｕｔを
得る。そして、カウンタ１４ー１で入力信号ｉｎの信号
数を一定時間カウントしてカウント信号ｇを出力する。
デジタルフィルタ部１２で、これと並列に入力の入力信
号ｉｎが一定信号幅以上であるときに有効信号ｈを出力
する。クロック選択回路１４ー２ではカウント信号ｇ
と、有効信号ｈとによってフィルタクロックＣＫの周波
数を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号を縦続接続構
成の複数個のフリップフロップに入力するとともに、該
フリップフロップ内においてフィルタクロックに応答し
て順次反転してシフトしていき、各フリップフロップの
出力を論理積することにより出力信号を得るようにした
デジタル入力回路に関する。

【０００２】

【従来の技術】図３は従来例のデジタル入力回路を示
し、図４は図３のデジタル入力回路の動作説明に供する
タイミングチャートであり、符号２は入力信号ｉｎの入
力端子、４は出力信号ｏｕｔの出力端子、６はシフトレ
ジスタ、はＡＮＤゲート、８はノイズ除去回路、１０は
クロック制御回路である。

【０００３】シフトレジスタ６は、Ｄタイプのフリップ
フロップＦＦ１〜ＦＦ４の４段構成で直列入力並列出力
形に縦続接続されて構成されているとともに、各フリッ
プフロップＦＦ１〜ＦＦ４それぞれのＱ端子と、フリッ
プフロップＦＦ４のＱ′端子とは、それぞれ、ＡＮＤゲ
ートＧ１の各入力部に接続されて構成されている。ノイ
ズ除去回路８は、ＡＮＤゲートＧ２，Ｇ３、およびイン
バータＧ４で構成されており、ＡＮＤゲートＧ２の各入
力部には、フリップフロップＦＦ２のＱ端子と、フリッ
プフロップＦＦ３のＱ′端子とが、それぞれ、接続され
ており、ＡＮＤゲートＧ３の各入力部には、ＡＮＤゲー
トＧ２の出力部と、インバータＧ４の出力部とが、それ
ぞれ、接続され、インバータＧ４の入力部は入力信号ｉ
ｎの入力端子２に接続されている。

【０００４】このようなデジタル入力回路にあっては、
フリップフロップＦＦ１〜ＦＦ４それぞれのクロック端
子ＣＫに図４に示されるような周波数のフィルタクロッ
クＣＫが与えられている。そして、フリップフロップＦ
Ｆ１のＤ端子に時刻ｔ０に例えばフィルタクロックＣＫ
の周期の４倍以上の信号長さを有する正常な入力信号ｉ
ｎが入力されると、互いに縦続接続された各フリップフ
ロップＦＦ１〜ＦＦ３それぞれのＱ端子およびフリップ
フロップＦＦ４のＱ′端子からフィルタクロックＣＫの
時刻ｔ１，ｔ２，ｔ３，ｔ４での立ち上がり入力に応答
してハイレベルに立ち上がる出力ＦＦ１〜ＦＦ３とロー
レベルに立ち下がる出力ＦＦ４を出力する。

【０００５】そして、ＡＮＤゲートＧ２は、時刻ｔ２〜
ｔ３でフリップフロップＦＦ２のＱ端子からのハイレベ
ル出力ＦＦ２と、フリップフロップＦＦ３のＱ′端子か
らのハイレベル出力（該時刻ｔ２〜ｔ３ではＱ端子出力
ＦＦ３がローレベルであって、それの反転であるためハ
イレベルとなる。）との論理積Ｇ１を出力する。この時
刻ｔ２〜ｔ３では、入力端子２に正常なハイレベルの入
力信号ｉｎが入力されているから、それの反転出力であ
るインバータＧ４出力はローレベルとなっている。

【０００６】したがって、この時刻ｔ２〜ｔ３における
インバータＧ４とＡＮＤゲートＧ２との論理積Ｇ２であ
るＡＮＤゲートＧ２出力はローレベルのままとなって、
該ＡＮＤゲートＧ２の論理積Ｇ２では各フリップフロッ
プＦＦ１〜ＦＦ４はリセットされないから、時刻ｔ３で
は、フリップフロップＦＦ１〜ＦＦ４の各Ｑ端子出力Ｆ
Ｆ１〜ＦＦ３は、ハイレベルであり、また、フリップフ
ロップＦＦ３のＱ′端子出力ＦＦ４もハイレベルとなっ
ているから、ＡＮＤゲートＧ１からは時刻ｔ３〜ｔ４で
は正常な入力信号Ａのカウントのためのハイレベルの出
力信号ｏｕｔが出力端子４から出力される。以上のよう
にして正常な入力信号ｉｎが入力端子２から入力された
場合には、時刻ｔ３〜ｔ４でそれのカウント用の出力信
号ｏｕｔが出力されることになる。

【０００７】これに対して、時刻ｔ５以降に示すように
フィルタクロックＣＫの周期に同期した複数の同期ノイ
ズが入力端子２に対して入力信号ｉｎとして連続して入
力されることがある。このような同期ノイズを出力信号
ｏｕｔとしたのでは誤カウントとなるから、この誤カウ
ントを防止するために、時刻ｔ５でフリップフロップＦ
Ｆ１のＤ端子に同期ノイズが入力されると、時刻ｔ６、
ｔ７，ｔ８のそれぞれでのフィルタクロックＣＫの立ち
上がりで各フリップフロップＦＦ１〜ＦＦ３はそれぞれ
のＱ端子からハイレベルに立ち上がる出力ＦＦ１〜ＦＦ
３を、時刻ｔ９でフィルタクロックＣＫの立ち上がりで
フリップフロップＦＦ４からローレベルに立ち下がる出
力ＦＦ４を出力し、この時刻ｔ７〜ｔ８においては、フ
リップフロップＦＦ２のＱ端子出力ＦＦ２と、フリップ
フロップＦＦ３のＱ′端子出力とがいずれもハイレベル
であるから、ＡＮＤゲートＧ２からは、ハイレベルの論
理積出力Ｇ２を出力する。そして、この時刻ｔ７〜ｔ８
においては、入力信号ｉｎはローレベルであるから、イ
ンバータＧ４出力はハイレベルである。したがって、Ａ
ＮＤゲートＧ２からのハイレベル論理積出力Ｇ２とイン
バータ８ｃのハイレベル出力とから、ＡＮＤゲートＧ３
の論理積出力Ｇ３はハイレベルとなって、各フリップフ
ロップＦＦ１〜ＦＦ４はリセットされることになる結
果、この時刻ｔ７〜ｔ８においてはＡＮＤゲートＧ１か
らはカウント出力ｏｕｔは出力されず、同期ノイズのよ
うな誤カウントを招く入力信号ｉｎのカウントはされな
い。

【０００８】つぎに、クロック制御回路１０について説
明すると、該クロック制御回路１０は、基準クロック発
生回路１０ー１、分周器１０ー２，１０ー３、クロック
設定スイッチ１０ー４、およびクロック選択回路１０ー
５で構成されている。基準クロック発生回路１０ー１
は、基準のクロックを発生するものであり、分周器１０
ー２は、基準クロック発生回路１０ー１からの基準クロ
ックを分周するものであり、分周器１０ー３は、分周器
１０ー２で分周された分周クロックをさらに分周するも
のである。したがって、分周器１０ー２出力は、基準ク
ロックよりは周期の長い、つまり高速のクロックであ
り、分周器１０ー３出力はそのクロックよりもさらに周
期の長い低速のクロックである。

【０００９】クロック設定スイッチ１０ー４は、各フリ
ップフロップＦＦ１〜ＦＦ４に対するフィルタクロック
ＣＫの周波数を設定するためのスイッチであり、クロッ
ク選択回路１０ー５は、該クロック設定スイッチ１０ー
４での設定に対応して分周器１０ー２からの高速クロッ
クまたは分周器１０ー３からの低速クロックの一方を選
択して各フリップフロップＦＦ１〜ＦＦ４にフィルタク
ロックＣＫとして出力するものである。

【００１０】このようなクロック制御回路１０において
は、入力信号ｉｎの信号幅内に、フィルタクロックＣＫ
を少なくとも４個は存在させる必要がある。したがっ
て、入力信号ｉｎの信号幅が短い場合では分周器１０ー
２出力側から周波数の高いフィルタクロックＣＫを、ま
た入力信号の信号幅が長い場合では分周器１０ー３出力
側から周波数の低いフィルタクロックＣＫをそれぞれ、
選択する必要があり、そのために、操作者によってクロ
ック設定スイッチ１０ー４を操作して、そのフィルタク
ロックＣＫの周波数を選択できるようにしていた。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うにフィルタクロックＣＫの周波数を選択するためにク
ロック設定スイッチ１０ー４を操作していたのでは、誤
操作もありえるから、所望の入力信号に対するカウント
ができなかったり、あるいは同期ノイズの除去ができな
かったりする。

【００１２】そこで、本発明においては、フィルタクロ
ックの周波数の選択を入力信号の信号幅に基づいて自動
的に選択できるようにする一方で、入力信号の信号幅を
例えば有接点のようなもので切り換えることにより発生
するチャタリングとかによって、入力信号の前後の不要
な波形の影響を受けることなく、該フィルタクロックの
周波数の選択を正確に行うことができるようにすること
を目的としている。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明のデジタル入力回路においては、入力
信号を縦続接続構成の複数個のフリップフロップに入力
するとともに、該フリップフロップ内においてフィルタ
クロックに応答して順次反転してシフトしていき、各フ
リップフロップの出力を論理積することにより出力信号
を得るものであって、入力信号の信号数を一定時間カウ
ントし、これに対応したカウント信号を出力するカウン
タ手段と、前記カウンタ手段と並列に入力信号を入力す
るとともに、入力した入力信号が一定信号幅以上である
ときは、これに対応した有効信号を出力するデジタルフ
ィルタ手段と、カウンタ手段からのカウント信号とデジ
タルフィルタ手段からの有効信号とによって前記フィル
タクロックの周波数を選択するクロック選択手段とを具
備したことを特徴としている。

【００１４】

【作用】入力信号を縦続接続構成の複数個のフリップフ
ロップに入力するとともに、該フリップフロップ内にお
いてフィルタクロックに応答して順次反転してシフトし
ていき、各フリップフロップの出力を論理積することに
より出力信号を得るにあたって、カウンタ手段では、入
力信号の信号数を一定時間カウントし、これに対応した
カウント信号を出力する。また、デジタルフィルタ手段
では、前記カウンタ手段と並列に入力信号を入力すると
ともに、入力した入力信号が一定信号幅以上であるとき
は、これに対応した有効信号を出力する。そして、クロ
ック選択手段では、カウンタ手段からのカウント信号と
デジタルフィルタ手段からの有効信号とによって前記フ
ィルタクロックの周波数を選択する。

【００１５】したがって、入力信号の信号幅を有接点な
どで切り換えたために、その入力信号の前後にチャタリ
ングなどが発生しているのに、カウンタ手段において、
入力信号の信号数の一定時間でのカウントを行なうとき
に、そのチャタリングを信号数に入れてカウントしてし
まうとともに、それのカウント信号がクロック選択手段
に与えられてフィルタクロックの周波数が選択されるよ
うなとき、デジタルフィルタ手段からの有効信号がクロ
ック選択手段に与えられる。これによって、クロック選
択手段は、その有効信号に基づいて、カウント手段から
のカウント信号をフィルタクロックの周波数を選択する
ことができるから、チャタリングによるフィルタクロッ
クの周波数選択のミスをなくすことができる。

【００１６】

【実施例】以下、本発明を図面を参照して詳細に説明す
る。

【００１７】図１は、本発明の実施例に係るデジタル入
力回路の回路図であり、図２はその動作説明用のタイミ
ングチャートである。図１において、２は入力端子、４
は出力端子、６はシフトレジスタ、８はノイズ除去回
路、Ｇ１はＡＮＤゲートであり、これらは図３と同様で
あるからその構成および動作の説明は前述しているから
省略する。

【００１８】１２はデジタルフィルタ部であって、前記
シフトレジスタ６、ノイズ除去回路８、およびＡＮＤゲ
ートＧ１と同じ回路構成になっている。

【００１９】１４は、クロック制御回路であり、ブロッ
クで示された回路として、カウンタ１４ー１、クロック
選択回路１４ー２、基準クロック発生回路１４ー３、分
周器１４ー４〜１４ー６、微分回路１４ー７、および遅
延回路１４ー８，１４ー９を有しているとともに、論理
回路素子として、ＡＮＤゲートＧ５，Ｇ７、ＯＲゲート
Ｇ９，Ｇ１１、インバータＧ６，Ｇ８，Ｇ１２、および
フリップフロップＦＦ５，ＦＦ６，ＦＦ７を有してい
る。

【００２０】基準クロック発生回路１４ー１からの基準
クロックａは分周器１４ー４，１４ー５，１４ー６で順
次に分周されるとともに、分周器１４ー４と１４ー５そ
れぞれの分周クロックｂ，ｃはクロック選択回路１４ー
２に対してそれぞれ高速クロックｂと、低速クロックｃ
として与えられる。また分周器１４ー５の分周クロック
ｃは、デジタルフィルタ部１２の各フリップフロップに
シフト動作用クロックとしても入力される。分周器１４
ー６の分周クロックｄは、後述のクロックとかリセット
用のために微分回路１４ー７で微分され、この微分クロ
ックｅは、遅延回路１４ー８とフリップフロップＦＦ
６，ＦＦ７とに入力される。遅延回路１４ー８に入力さ
れた微分クロックｅはここでリセットタイミング調整の
ために遅延される。この遅延クロックｆは、カウンタ１
４ー１とフリップフロップＦＦ５それぞれのリセット入
力として入力される。

【００２１】カウンタ１４ー１は、遅延クロックｆの周
期の間、入力信号ｉｎの信号入力数をカウントしてい
き、この遅延クロックｆの周期内にカウントアップした
ときは、最上位ビットに桁上がりしてハイレベルのカウ
ント信号ｇを出力し、その周期内にカウントアップしな
いときは、遅延クロックｆによって０にリセットされ
る。

【００２２】カウント信号ｇはインバータＧ６で反転さ
れてローレベルとなり、ＡＮＤゲートＧ５に入力信号ｉ
ｎが入ってもカウンタ１４ー１にそれが入らないように
する。一方、カウンタ１４ー１からのカウント信号ｇは
ＡＮＤゲートＧ７の一方入力部に入力される。

【００２３】ここで、入力信号ｉｎの信号幅を短いもの
から長いものに有接点などで切り換えるときには、その
切り換えの際に入力信号ｉｎの前後にチャタリングが発
生するが、このチャタリングによって、本来の入力信号
ｉｎの信号幅は図２のタイミングチャートでイ部のｉ
ｎ′で示すように一定幅以上となる。そして、デジタル
フィルタ部１２は、このイ部で示すようなチャタリング
に起因して該チャタリングに前後を挟まれたようになっ
ている、一定幅以上の入力信号ｉｎ′の入力に応答し
て、ＡＮＤゲートＧ１０から入力信号が一定幅以上であ
ることを示す有効信号ｈを出力し、この有効信号ｈはＯ
ＲゲートＧ９を介してフリップフロップＦＦ５の入力端
子Ｄに入力され、該フリップフロップＦＦ５においては
遅延回路１４ー９で遅延されてなる遅延クロックｉの立
ち上がりで該有効信号ｈをラッチする。フリップフロッ
プＦＦ５からの有効信号ラッチ出力ｊはＯＲゲートＧ９
で該フリップフロップＦＦ５に導かれることで保持され
るとともに、遅延クロックｆが入力されるまでその保持
が継続される。

【００２４】このフリップフロップＦＦ５からのハイレ
ベルの有効信号ラッチ出力ｊは、インバータＧ８で反転
されてローレベルにされてから、ＡＮＤゲートＧ７の他
方の入力部に入力されてくる。

【００２５】そのため、、イ部での入力信号についてチ
ャタリングを含めてカウンタ１４ー１がカウントをし、
これに対応したカウンタ１４ー１からＡＮＤゲートＧ７
の一方の入力部にカウント信号ｇが出力されても、ＡＮ
ＤゲートＧ７はローレベルに反転した有効信号ラッチ出
力ｊによってオフにされ、そのため、チャタリング時で
のカウンタ１４ー１からのカウント信号ｇはフリップフ
ロップＦＦ７に入力されない。そして、このフリップフ
ロップＦＦ７はつぎの微分クロックｅでローレベルに立
ち下がってリセットされる。その一方で、該有効信号ラ
ッチ出力ｊはフリップフロップＦＦ６に入力され、フリ
ップフロップＦＦ６はつぎの微分クロックｅでハイレベ
ルに立ち上がってセットされて有効信号に対応したハイ
レベル出力ｍを出力する。

【００２６】したがって、クロック選択回路１４ー２に
は、フリップフロップＦＦ７からはフリップフロップＦ
Ｆ６からのハイレベル出力ｍがＯＲゲートＧ１１を介し
て低速クロック選択信号ｐとして出力されてくることに
なるから、クロック選択回路１４ー２は、これで低速ク
ロックｃをフィルタクロックＣＫとして選択出力する。
その後のチャタリングの継続でカウンタ１４ー１からカ
ウント信号ｇが出力されてくるが、上記によって、ＡＮ
ＤゲートＧ７がオフであるから、クロック選択回路１４
ー２には与えられない。

【００２７】そして、チャタリングが終了したロ部で
は、カウンタ１４ー１からのカウント信号ｇおよびフリ
ップフロップＦＦ５のラッチ出力ｊの両方がオフになる
ように周期の長い入力信号であるから、ＯＲゲートＧ１
１とインバータＧ１２とで低速クロック選択信号ｐが出
力され、低速クロックｃがフィルタクロックＣＫとして
選択される。

【００２８】さらに、ロ部の後では、今度は、有効信号
ラッチ出力ｊはなくなるから、インバータＧ８出力はハ
イレベルになるとともに、フリップフロップＦＦ６は微
分クロックｅでローレベルに立ち下がってリセットされ
るから、カウンタ１４ー１からのカウント信号ｇはＡＮ
ＤゲートＧ７を介してフリップフロップＦＦ７に与えら
れる。これによって、フリップフロップＦＦ７はハイレ
ベルに立ち上がってセットされハイレベル出力ｎを出力
する。このハイレベル出力ｎはクロック選択回路１４ー
２に低速クロック選択信号として与えられるから、該ク
ロック選択回路１４ー２は、これによって、低速クロッ
クｃをフィルタクロックＣＫとして選択出力することに
なる。

【００２９】なお、この実施例では高速と低速の２種類
のフィルタクロックの選択について説明したが、この種
類には限定されるものではなく、カウンタ１４ー１の出
力数と分周器の数とを適宜増設するなどして、３種類以
上のフィルタクロックの選択ができるようにしてもよ
い。この実施例ではハードウエア的な回路構成で説明し
たが、マイクロコンピュータを用いたソフトウエア的な
回路構成で構成することもできる。

【００３０】

【発明の効果】以上説明したことから明らかなように、
本発明によれば、入力信号を縦続接続構成した複数個の
フリップフロップに入力するとともに、該フリップフロ
ップ内においてフィルタクロックに応答して順次反転し
てシフトしていき、各フリップフロップの出力を論理積
することにより出力信号を得るものにおいて、カウンタ
手段で入力信号の信号数を一定時間カウントしてカウン
ト信号を出力する一方、デジタルフィルタ手段では、こ
れと並列に入力信号を入力するとともに、入力した入力
信号が一定信号幅以上であるときは、これに対応した有
効信号を出力し、クロック選択手段ではカウンタ手段か
らのカウント信号と、デジタルフィルタ手段からの有効
信号とによってフィルタクロックの周波数を選択するよ
うにしたから、フィルタクロックを自動的に切り換える
ことができるとともに、入力信号の信号幅を有接点など
で切り換えたために、その入力信号の前後にチャタリン
グが発生した場合にも、フィルタクロックの周波数を自
動的にミスなく正確に選択することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るデシタル入力回路の回路
図である。

【図２】実施例の動作説明に供するタイミングチャート
である。

【図３】従来例に係るデシタル入力回路の回路図であ
る。

【図４】従来例の動作説明に供するタイミングチャート
である。

【符号の説明】

２ 入力端子 ４ 出力端子 ６ シフトレジスタ １２ デジタルフィルタ部 １４ クロック制御回路 １４ー１ カウンタ部 １４ー２ クロック選択回路

Claims (1)

1. 【特許請求の範囲】 【請求項１】 入力信号を縦続接続構成の複数個のフリ
   ップフロップに入力するとともに、該フリップフロップ
   内においてフィルタクロックに応答して順次反転してシ
   フトしていき、各フリップフロップの出力を論理積する
   ことにより出力信号を得るデジタル入力回路において、 入力信号の信号数を一定時間カウントし、これに対応し
   たカウント信号を出力するカウンタ手段と、 前記カウンタ手段と並列に入力信号を入力するととも
   に、入力した入力信号が一定信号幅以上であるときは、
   これに対応した有効信号を出力するデジタルフィルタ手
   段と、 カウンタ手段からのカウント信号とデジタルフィルタ手
   段からの有効信号とによって前記フィルタクロックの周
   波数を選択するクロック選択手段とを具備したことを特
   徴とするデジタル入力回路。