JPH073351Y2 - セトリング検出器 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案はデータを第１レジスタにセットし、ON OFFデ
ータを第２レジスタにセットと、その第２レジスタにセ
ットされた時点より第１レジスタのデータをDA変換器で
アナログ信号に変換して印加系を通じて被測定物へ印加
して直流試験を行う試験装置における試験信号のセトリ
ングを検出するセトリング検出器に関する。

「従来の技術」 前記直流試験装置において、試験信号を印加してから安
定するまでのセトリング時間と、試験信号をオフとして
から安定するまでのセトリング時間とがあり、セトリン
グ時間を避けて測定試験を行う必要がある。このため予
め記述された各設定条件でのセトリング時間表を参照し
てセトリング時間を設定しているが、セトリング時間表
のデータはバラツキを考慮した最大値となっているた
め、それだけ試験時間が長いものとなる。また測定員が
表を見てセトリング時間を設定しなければならないとい
う煩わしさもあった。

この考案の目的は試験信号のセトリングを自動的に検出
することができるセトリング検出器を提供することにあ
る。

「課題を解決するための手段」 この考案によれば印加系の出力がセトリングレベルにな
ったか否かがコンパレータで判定され、そのコンパレー
タの出力はフリップフロップに周期的に読み込まれ、そ
のフリップフロップの出力がカウンタで計数され、所定
値計数するとセトリング完了として出力される。

「実施例」 第１図はこの考案の実施例を示す。端子11からのデータ
は第１レジスタ12へ供給されると共に第２レジスタ13へ
供給される。端子14,15よりの各アドレスはゲート16,17
にそれぞれ供給され、ゲート16,17に端子18から書き込
みクロック18が与えられる。ゲート16,17の出力は第１
レジスタ12、第２レジスタ13へそれぞれ書き込み指令と
して供給される。第１レジスタ12、第２レジスタ13の出
力はゲート19へ供給され、ゲート19の出力はDA変換器21
へ供給される。DA変換器21の出力は印加系22へ供給さ
れ、印加系22の出力は被測定物23へ供給される。

第２図に示すように先ずデータが、端子14のアドレス１
と書き込みクロックとで第１レジスタ12にセットされ、
次にON OFFデータが端子15のアドレスと書き込みクロッ
クとで第２レジスタ13にセットされる。このON OFFデー
タが第２レジスタ13にセットされると、その出力で第１
レジスタ12のデータがDA変換器21へ供給され、これが、
アナログ信号に変換され、印加系22の出力が第２図に示
すように立上り始める。これが試験信号として被測定物
23へ供給される。

ゲート17の出力はフリップフロップ24へも供給され、フ
リップフロップ24がセットされる。つまり印加系22の出
力が出力が立上り始めるとセトリングフラグがフリップ
フロップ24から端子25へ出力される。このセトリングフ
ラグによりゲート26が開らかれ、端子27からの基本クロ
ックがタイミング発生回路28へ供給される。タイミング
発生回路28の端子31,32,33に第２図に示すようなタイミ
ング信号をそれぞれ発生する。

印加系22の出力はコンパレータ35,36の反転入力端子、
非反転入力端子へそれぞれ供給され、端子37の電圧VH、
端子38の電圧VLとそれぞれ比較される。コンパレータ3
5,36の出力はAND回路39を通じてフリップフロップ41へ
供給される。コンパレータ35,36は端子31のタイミング
信号によりイネーブルとされ、コンパレータ35,36の比
較結果は端子32のタイミング信号でフリップフロップ41
に読み込まれる。フリップフロップ41の非反転出力と反
転出力とがゲート42,43へそれぞれ供給され、ゲート42,
43に端子33のタイミング信号が与えられる。ゲート42の
出力はカウンタ44で計数され、ゲート43の出力でカウン
タ44はリセットされる。

印加系22の出力が電圧VLよりも小さい時はコンパレータ
36の出力が低レベルとなり、従ってAND回路39の出力も
低レベルとなり、この低レベルがフリップフロップ41に
読み込まれ、カウンタ44はゲート43の出力によりリセッ
トされる。

印加系22の出力が電圧VLとVHとの間にある時は、コンパ
レータ35,36の出力は共に高レベルとなり、AND回路39の
出力も高レベルとなり、この高レベルがフリップフロッ
プ41に読み込まれ、端子33のタイミングをカウンタ44が
計数する。

印加系22の出力が振動しているため電圧VHよりも高いと
コンパレータ35の出力が低レベルとなり、AND回路39の
出力も低レベルとなり、この低レベルがフリップフロッ
プ41に読み込まれるため、ゲート43の出力によりカウン
タ44はリセットされる。

従って印加系22の出力が電圧VLとVHとの間にある期間が
所定値に達し、つまりセトリングが完了した状態になる
と、カウンタ44の計数値が所定値ｎに達し、カウンタ44
よりセトリング完了が検出されて、その出力によりフリ
ップフロップ24がリセットされて端子25のセトリングフ
ラグが低レベルになる。このようにしてセトリング完了
が検出される。

なお測定系の異常によりセトリングしない場合は強制的
に回路を停止し、タイムアウトであることを示すフラグ
を端子34から出力し、異常であることを知らせる。

「考案の効果」 以上述べたようにこの考案によればセトリング完了が検
出でき、従ってセトリング完了した時点の被測定物の出
力を直ちに読み取ることができ、測定時間を短かくする
ことができ、かついちいちセトリング時間表を参照する
煩しさもない。

【図面の簡単な説明】

第１図はこの考案のセトリング検出器の一例を示すブロ
ック図、第２図はその動作例を示す図である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】データを第１レジスタにセットし、ON OFF
   データを第２レジスタにセットし、その第２レジスタに
   セットされた時点より、上記第１レジスタのデータをDA
   変換器でアナログ信号に変換して印加系を通じて被測定
   物へ印加して直流試験を行う試験装置において、 上記印加系の出力がセトリングレベルになったか否かを
   判定するコンパレータと、 そのコンパレータの出力を周期的に読み込むフリップフ
   ロップと、 そのフリップフロップの出力を計数し、所定値の計数で
   セトリング完了として出力するカウンタとを具備するセ
   トリング検出器。