JPH0772864B2 - ディジタル信号プロセッサ - Google Patents
ディジタル信号プロセッサInfo
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- JPH0772864B2 JPH0772864B2 JP2122252A JP12225290A JPH0772864B2 JP H0772864 B2 JPH0772864 B2 JP H0772864B2 JP 2122252 A JP2122252 A JP 2122252A JP 12225290 A JP12225290 A JP 12225290A JP H0772864 B2 JPH0772864 B2 JP H0772864B2
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3842—Speculative instruction execution
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Description
【発明の詳細な説明】 技術分野 本発明はディジタルオーディオ信号等のディジタル信号
を入力してパイプライン処理を行なうディジタル信号プ
ロセッサ（以下、DSPと称する）に関する。
を入力してパイプライン処理を行なうディジタル信号プ
ロセッサ（以下、DSPと称する）に関する。
背景技術 従来のDSPの構成を第４図に示す。このDSPにおいては、
ディジタル信号の入力端子IN及び出力端子OUTには入出
力インターフェース１が接続されている。入出力インタ
ーフェース１はデータバス２に接続されている。また、
データバス２には信号データRAM3、係数データRAM4及び
バッファメモリ５が接続されている。信号データRAM3は
入力されたディジタル信号データや演算処理されたディ
ジタル信号データを記憶し、係数データRAM4は複数の係
数データを記憶する。バッファメモリ５は乗算器７で係
数データと乗算されるディジタル信号データを保持す
る。係数データRAM4の出力にはバッファメモリ６が接続
され、バッファメモリ６は係数データRAM4から読み出さ
れて乗算器７で信号データに対して乗算される係数デー
タを保持する。乗算器７の出力にはALU8及びアキューム
レータ９からなる累算手段が接続されている。ALU8はシ
ーケンスコントローラ17からの命令信号に応じて演算動
作を行ない、例えば、乗算器７の計算結果の値とアキュ
ームレータ９の保持データ値を加算する。また、乗算器
８の出力に代ってデータバス２から供給されるデータ値
をアキュームレータ９の保持データ値と加算する。ALU8
の加算結果のデータはアキュームレータ９に保持され
る。アキュームレータ９の出力はデータバス２にも接続
されている。また、ALU8にはフラグレジスタ10が接続さ
れており、フラグレジスタ10にはALU8の比較演算の際の
結果がセットされる。
ディジタル信号の入力端子IN及び出力端子OUTには入出
力インターフェース１が接続されている。入出力インタ
ーフェース１はデータバス２に接続されている。また、
データバス２には信号データRAM3、係数データRAM4及び
バッファメモリ５が接続されている。信号データRAM3は
入力されたディジタル信号データや演算処理されたディ
ジタル信号データを記憶し、係数データRAM4は複数の係
数データを記憶する。バッファメモリ５は乗算器７で係
数データと乗算されるディジタル信号データを保持す
る。係数データRAM4の出力にはバッファメモリ６が接続
され、バッファメモリ６は係数データRAM4から読み出さ
れて乗算器７で信号データに対して乗算される係数デー
タを保持する。乗算器７の出力にはALU8及びアキューム
レータ９からなる累算手段が接続されている。ALU8はシ
ーケンスコントローラ17からの命令信号に応じて演算動
作を行ない、例えば、乗算器７の計算結果の値とアキュ
ームレータ９の保持データ値を加算する。また、乗算器
８の出力に代ってデータバス２から供給されるデータ値
をアキュームレータ９の保持データ値と加算する。ALU8
の加算結果のデータはアキュームレータ９に保持され
る。アキュームレータ９の出力はデータバス２にも接続
されている。また、ALU8にはフラグレジスタ10が接続さ
れており、フラグレジスタ10にはALU8の比較演算の際の
結果がセットされる。
メモリ制御回路11は信号データRAM3の書き込み及び読み
出しを制御する。また、メモリアクセス制御回路12は係
数データRAM4の読み出しを制御する。係数データRAM4の
読み出しアドレスはメモリアドレス制御回路13によって
指定される。メモリアドレス制御回路13は、係数メモリ
アドレスレジスタ14、＋１加算器15及び切替回路16から
なる。係数メモリアドレスレジスタ13は切替回路16から
選択供給されるアドレスデータを保持して係数データRA
M4に供給する。＋１加算器15は命令解読及び実行をなす
シーケンスコントローラ17から出力される命令信号に応
じて係数メモリアドレスレジスタ14の出力アドレスデー
タ値に１を加算してその加算結果の値を示すデータを切
替回路16の一方の入力に供給する。切替回路16の他方の
入力には制御回路17から係数アドレスデータが供給され
る。切替回路16はシーケンスコントローラ17から出力さ
れる命名信号に応じて２つの入力のいずれか１を選択的
に出力する。
出しを制御する。また、メモリアクセス制御回路12は係
数データRAM4の読み出しを制御する。係数データRAM4の
読み出しアドレスはメモリアドレス制御回路13によって
指定される。メモリアドレス制御回路13は、係数メモリ
アドレスレジスタ14、＋１加算器15及び切替回路16から
なる。係数メモリアドレスレジスタ13は切替回路16から
選択供給されるアドレスデータを保持して係数データRA
M4に供給する。＋１加算器15は命令解読及び実行をなす
シーケンスコントローラ17から出力される命令信号に応
じて係数メモリアドレスレジスタ14の出力アドレスデー
タ値に１を加算してその加算結果の値を示すデータを切
替回路16の一方の入力に供給する。切替回路16の他方の
入力には制御回路17から係数アドレスデータが供給され
る。切替回路16はシーケンスコントローラ17から出力さ
れる命名信号に応じて２つの入力のいずれか１を選択的
に出力する。
シーケンスコントローラ17は、クロック発生器（図示せ
ず）から発生するクロックパルスに同期しかつプログラ
ムメモリ18に書き込まれたプログラムに従って各種の命
令信号、係数アドレスデータ、判定基準データや分岐ア
ドレスデータを発生する。プログラムメモリ18のプログ
ラムの命令データの読み出しアドレスはメモリアドレス
制御回路19によって制御される。メモリアドレス制御回
路19はプログラムメモリアドレスレジスタ20、＋１加算
器21及び切替回路22からなる。プログラムメモリアドレ
スレジスタ20は切替回路22から選択供給されるアドレス
データを保持してプログラムメモリ18に供給する。＋１
加算器21は上記のクロック発生器から発生するクロック
パルスに同期してプログラムメモリアドレスレジスタ20
の出力アドレスデータ値に１を加算してその加算結果の
値を示すデータを切替回路22の一方の入力に供給する。
切替回路22の他方の入力にはシーケンスコントローラ17
から分岐アドレスデータが供給される。切替回路22は判
定回路23から出力される判定結果を示す信号に応じて２
つの入力のいずれか１を選択的に出力する。
ず）から発生するクロックパルスに同期しかつプログラ
ムメモリ18に書き込まれたプログラムに従って各種の命
令信号、係数アドレスデータ、判定基準データや分岐ア
ドレスデータを発生する。プログラムメモリ18のプログ
ラムの命令データの読み出しアドレスはメモリアドレス
制御回路19によって制御される。メモリアドレス制御回
路19はプログラムメモリアドレスレジスタ20、＋１加算
器21及び切替回路22からなる。プログラムメモリアドレ
スレジスタ20は切替回路22から選択供給されるアドレス
データを保持してプログラムメモリ18に供給する。＋１
加算器21は上記のクロック発生器から発生するクロック
パルスに同期してプログラムメモリアドレスレジスタ20
の出力アドレスデータ値に１を加算してその加算結果の
値を示すデータを切替回路22の一方の入力に供給する。
切替回路22の他方の入力にはシーケンスコントローラ17
から分岐アドレスデータが供給される。切替回路22は判
定回路23から出力される判定結果を示す信号に応じて２
つの入力のいずれか１を選択的に出力する。
判定回路23はフラグレジスタ10の保持データとシーケン
スコントローラ17から出力されるデータとが一致するか
否かを判別する。
スコントローラ17から出力されるデータとが一致するか
否かを判別する。
なお、係数データRAM4の係数データ及びプログラムメモ
リ18のプログラムは、図示しない外部のマイクロコンピ
ュータによって書き込まれる。
リ18のプログラムは、図示しない外部のマイクロコンピ
ュータによって書き込まれる。
かかる構成においては、アドレスレジスタ20から出力さ
れるアドレスデータは通常、クロックパルスに同期した
タイミング毎に１ずつ増大する。すなわち、そのアドレ
スデータ値には＋１加算器21によって１が加算され、そ
の加算結果を示すデータがアドレスデータとして切替回
路22を介してアドレスレジスタ20に供給されて保持さ
れ、これがクロックパルスに同期したタイミング毎に繰
り返される。また、プログラムのジャンプをすべきとき
には判定回路23からの信号によって切替回路22がシーケ
ンスコントローラ17からの分岐アドレスデータをアドレ
スレジスタ20に中継供給する。
れるアドレスデータは通常、クロックパルスに同期した
タイミング毎に１ずつ増大する。すなわち、そのアドレ
スデータ値には＋１加算器21によって１が加算され、そ
の加算結果を示すデータがアドレスデータとして切替回
路22を介してアドレスレジスタ20に供給されて保持さ
れ、これがクロックパルスに同期したタイミング毎に繰
り返される。また、プログラムのジャンプをすべきとき
には判定回路23からの信号によって切替回路22がシーケ
ンスコントローラ17からの分岐アドレスデータをアドレ
スレジスタ20に中継供給する。
プログラムメモリアドレスレジスタ20から出力されるア
ドレスデータで指定される番地のプログラムの命令デー
タが読み出されてシーケンスコントローラ17に供給され
る。シーケンスコントローラ17はその読み出された命令
データを解読してその命令データに応じた命令信号やデ
ータを出力する。
ドレスデータで指定される番地のプログラムの命令デー
タが読み出されてシーケンスコントローラ17に供給され
る。シーケンスコントローラ17はその読み出された命令
データを解読してその命令データに応じた命令信号やデ
ータを出力する。
係数メモリアドレスレジスタ14にはシーケンスコントロ
ーラ17から出力されたアドレスデータが切替回路16を介
して供給されて保持される場合と、アドレスレジスタ14
に保持されたアドレスデータ値に＋１加算器15によって
１が加算され、その加算結果を示すデータがアドレスデ
ータとして切替回路16を介してアドレスレジスタ14に供
給されて保持される場合とがある。これらはシーケンス
コントローラ17からの命令信号によって動作する。
ーラ17から出力されたアドレスデータが切替回路16を介
して供給されて保持される場合と、アドレスレジスタ14
に保持されたアドレスデータ値に＋１加算器15によって
１が加算され、その加算結果を示すデータがアドレスデ
ータとして切替回路16を介してアドレスレジスタ14に供
給されて保持される場合とがある。これらはシーケンス
コントローラ17からの命令信号によって動作する。
メモリアクセス制御回路12は係数メモリアドレスレジス
タ14から出力されているアドレスデータによって指定さ
れた番地の係数データを読み出す。読み出した係数デー
タはバッファメモリ６に直接、或いはデータバス２を介
してALU8等に供給される。
タ14から出力されているアドレスデータによって指定さ
れた番地の係数データを読み出す。読み出した係数デー
タはバッファメモリ６に直接、或いはデータバス２を介
してALU8等に供給される。
このDSPは、各命令の実行の際にフェッチステージ（命
令読み出し段）、デコードステージ（命令解読段）及び
イクスキュート（命令実行段）がオーバラップする３段
パイプライン処理を行なう。
令読み出し段）、デコードステージ（命令解読段）及び
イクスキュート（命令実行段）がオーバラップする３段
パイプライン処理を行なう。
次に、かかるDSPにおけるパイプライン処理について説
明するための動作例を示す。今、アキュームレータ９に
データが保持されているとし、係数メモリアドレスレジ
スタ14は係数データRAM4の番地０を指定するアドレスデ
ータを保持しているとする。係数データRAM4には第５図
に示すように番地０には基準レベルデータが、番地１〜
５にはフィルタａを形成するための係数データ群Ａが、
また番地６〜10にはフィルタｂを形成するための係数デ
ータ群Ｂが書き込まれているとする。先ず、アキューム
レータ９の保持データと係数データRAM4の番地０の基準
レベルデータとを比較し、アキュームレータ９の保持デ
ータ値が基準レベルデータ値より大である場合には係数
メモリアドレスレジスタ14が番地１を指定するアドレス
データを発生してフィルタａの演算をし、アキュームレ
ータ９の保持データ値が基準レベルデータ値以下である
場合には係数メモリアドレスレジスタ14が番地６を指定
するアドレスデータを発生してフィルタｂの演算をする
ようにする。
明するための動作例を示す。今、アキュームレータ９に
データが保持されているとし、係数メモリアドレスレジ
スタ14は係数データRAM4の番地０を指定するアドレスデ
ータを保持しているとする。係数データRAM4には第５図
に示すように番地０には基準レベルデータが、番地１〜
５にはフィルタａを形成するための係数データ群Ａが、
また番地６〜10にはフィルタｂを形成するための係数デ
ータ群Ｂが書き込まれているとする。先ず、アキューム
レータ９の保持データと係数データRAM4の番地０の基準
レベルデータとを比較し、アキュームレータ９の保持デ
ータ値が基準レベルデータ値より大である場合には係数
メモリアドレスレジスタ14が番地１を指定するアドレス
データを発生してフィルタａの演算をし、アキュームレ
ータ９の保持データ値が基準レベルデータ値以下である
場合には係数メモリアドレスレジスタ14が番地６を指定
するアドレスデータを発生してフィルタｂの演算をする
ようにする。
第６図は第４図に示した従来のDSPにかかる動作を行な
わせるためのプログラムをアセンブラ言語で示し、第７
図はこのプログラムの処理時の各段階毎の実行ステップ
及び係数データRAM4の指定アドレス値について示してい
る。なお、第７図（ａ）は条件分岐が行なわれてフィル
タｂの演算を行なう場合、第７図（ｂ）は条件分岐が行
なわれないでフィルタａの演算を行なう場合である。
わせるためのプログラムをアセンブラ言語で示し、第７
図はこのプログラムの処理時の各段階毎の実行ステップ
及び係数データRAM4の指定アドレス値について示してい
る。なお、第７図（ａ）は条件分岐が行なわれてフィル
タｂの演算を行なう場合、第７図（ｂ）は条件分岐が行
なわれないでフィルタａの演算を行なう場合である。
このプログラムのステップＮにおいては、MOV（転送）
命令により係数データRAM（CRAM）４の番地０のデータ
を読み出してデータバス（BUS）２へ転送すること、CMP
（比較）命令によりアキュームレータ９の保持データと
データバス（BUS）２へ転送されたデータとを比較する
こと、及びCPINC命令により係数メモリアドレスレジス
タ14のアドレスデータ値を１だけ加算することが行なわ
れる。ステップＮにおける各命令は第７図（ａ）に示す
ようにサイクルでフェッチ（命令読み出し）され、サ
イクルでデコード（命令解読）され、サイクルで実
行される。サイクルにおいてCMP命令による比較結果
はフラグレジスタ10にサインフラグＳとしてセットされ
る。また、CPINC命令により＋１加算器15から係数メモ
リアドレスレジスタ14に数値１を示すアドレスデータが
切替回路16を介して供給される。これにより係数データ
RAM4の指定アドレスは番地１となる。このセット結果及
びCPINC命令による結果はサイクルから有効となる。
命令により係数データRAM（CRAM）４の番地０のデータ
を読み出してデータバス（BUS）２へ転送すること、CMP
（比較）命令によりアキュームレータ９の保持データと
データバス（BUS）２へ転送されたデータとを比較する
こと、及びCPINC命令により係数メモリアドレスレジス
タ14のアドレスデータ値を１だけ加算することが行なわ
れる。ステップＮにおける各命令は第７図（ａ）に示す
ようにサイクルでフェッチ（命令読み出し）され、サ
イクルでデコード（命令解読）され、サイクルで実
行される。サイクルにおいてCMP命令による比較結果
はフラグレジスタ10にサインフラグＳとしてセットされ
る。また、CPINC命令により＋１加算器15から係数メモ
リアドレスレジスタ14に数値１を示すアドレスデータが
切替回路16を介して供給される。これにより係数データ
RAM4の指定アドレスは番地１となる。このセット結果及
びCPINC命令による結果はサイクルから有効となる。
次に、ステップＮ＋１においては、JC（条件分岐）命令
によりサインフラグＳが１に等しい場合（アキュームレ
ータ９の保持データ値が基準レベルデータ値より小の場
合）にはステップＭにジャンプすることが行なわれる。
また、サインフラグＳが０に等しい場合（アキュームレ
ータ９の保持データ値が基準レベルデータ値以上の場
合）には次のステップに進む。このステップＮ＋１にお
けるJC命令もステップＮにおける各命令と同様のパイプ
ラインシーケンスで処理されるので、サイクルでフェ
ッチされ、サイクルでデコードされ、サイクルで実
行されう。従って、第７図（ａ）の如くステップＭにジ
ャンプする場合にはサイクルにおいて判定回路23から
の信号に応じて切替回路22が分岐アドレスデータ入力側
の選択状態となり、分岐アドレスデータ（ステップＭ）
がシーケンスコントローラ17から切替回路22を介してプ
ログロムメモリアドレスレジスタ20に供給され保持され
る。
によりサインフラグＳが１に等しい場合（アキュームレ
ータ９の保持データ値が基準レベルデータ値より小の場
合）にはステップＭにジャンプすることが行なわれる。
また、サインフラグＳが０に等しい場合（アキュームレ
ータ９の保持データ値が基準レベルデータ値以上の場
合）には次のステップに進む。このステップＮ＋１にお
けるJC命令もステップＮにおける各命令と同様のパイプ
ラインシーケンスで処理されるので、サイクルでフェ
ッチされ、サイクルでデコードされ、サイクルで実
行されう。従って、第７図（ａ）の如くステップＭにジ
ャンプする場合にはサイクルにおいて判定回路23から
の信号に応じて切替回路22が分岐アドレスデータ入力側
の選択状態となり、分岐アドレスデータ（ステップＭ）
がシーケンスコントローラ17から切替回路22を介してプ
ログロムメモリアドレスレジスタ20に供給され保持され
る。
ステップＮ＋２においては、JMP（無条件分岐）命令に
よりステップＮ＋５にジャンプすることが行なわれる。
これは、ステップＭにジャンプして分岐した流れを元の
流れに戻すための命令である。すなわち、第７図（ａ）
に示すようにJMP命令はサイクルでフェッチされ、サ
イクルでデコードされ、サイクルで実行されるの
で、サイクルの終了までに分岐アドレスデータ（ステ
ップＮ＋５）が切替回路22を介してプログラムメモリア
ドレスレジスタ20に供給され保持される。これによりサ
イクルにおいてステップＮ＋５のフィルタ計算動作の
命令がフェッチされる。
よりステップＮ＋５にジャンプすることが行なわれる。
これは、ステップＭにジャンプして分岐した流れを元の
流れに戻すための命令である。すなわち、第７図（ａ）
に示すようにJMP命令はサイクルでフェッチされ、サ
イクルでデコードされ、サイクルで実行されるの
で、サイクルの終了までに分岐アドレスデータ（ステ
ップＮ＋５）が切替回路22を介してプログラムメモリア
ドレスレジスタ20に供給され保持される。これによりサ
イクルにおいてステップＮ＋５のフィルタ計算動作の
命令がフェッチされる。
ステップＮ＋３においては、NOP（ノーオペーレーショ
ン）命令により実行動作は行なわれない。これはJC命令
に伴う命令実行サイクルの遅れを補うためにいわゆるデ
ィレイスロットを埋めるべく挿入されている。従って、
サイクルでフェッチされ、サイクルでデコードされ
るだけであり、サイクルにおける実質的な命令実行は
ない。
ン）命令により実行動作は行なわれない。これはJC命令
に伴う命令実行サイクルの遅れを補うためにいわゆるデ
ィレイスロットを埋めるべく挿入されている。従って、
サイクルでフェッチされ、サイクルでデコードされ
るだけであり、サイクルにおける実質的な命令実行は
ない。
JC命令によりステップＭに分岐した場合には上記した如
くサイクルにおいてステップＭがフェッチされ、サイ
クルでデコードされ、サイクルで実行される。従っ
て、サイクルにおいては、LOD（ロード）命令により
切替回路16がシーケンスコントローラ17からのアドレス
データ選択状態となり、係数メモリアドレスレジスタ14
に数値６を示すアドレスデータが切替回路16を介して供
給される。これにより係数データRAM4の指定アドレスは
番地６となる。
くサイクルにおいてステップＭがフェッチされ、サイ
クルでデコードされ、サイクルで実行される。従っ
て、サイクルにおいては、LOD（ロード）命令により
切替回路16がシーケンスコントローラ17からのアドレス
データ選択状態となり、係数メモリアドレスレジスタ14
に数値６を示すアドレスデータが切替回路16を介して供
給される。これにより係数データRAM4の指定アドレスは
番地６となる。
サイクルにおいてフィルタ計算動作の命令がフェッチ
されるので、サイクルにおいてフィルタ計算動作が開
始される。このフィルタ計算動作においては番地６〜10
の係数データ群Ｂの係数データがサイクル毎に読み出さ
れてフィルタｂが形成される。
されるので、サイクルにおいてフィルタ計算動作が開
始される。このフィルタ計算動作においては番地６〜10
の係数データ群Ｂの係数データがサイクル毎に読み出さ
れてフィルタｂが形成される。
分岐が行なわれない場合には第７図（ｂ）の如くサイク
ルでステップＮ＋４がフェッチされる。ステップＮ＋
４はステップＮ＋３と同様にNOP命令である。このNOP命
令はプログラムの実行がどのような流れになっても実行
サイクル数が同じになるように設けられたものである。
サイクルにおいてステップＮ＋５のフィルタ計算動作
の命令がフェッチされる。このフィルタ計算動作におい
ては番地１〜５の係数データ群Ａの係数データがサイク
ル毎に読み出されてフィルタａが形成される。
ルでステップＮ＋４がフェッチされる。ステップＮ＋
４はステップＮ＋３と同様にNOP命令である。このNOP命
令はプログラムの実行がどのような流れになっても実行
サイクル数が同じになるように設けられたものである。
サイクルにおいてステップＮ＋５のフィルタ計算動作
の命令がフェッチされる。このフィルタ計算動作におい
ては番地１〜５の係数データ群Ａの係数データがサイク
ル毎に読み出されてフィルタａが形成される。
このように、従来のDSPにおいては、パイプライン処理
を行なう場合にALUの演算結果を条件とするような分岐
命令を伴うとパイプラインの流れに乱れを生じて上記の
如くディレイスロットと呼ばれる無駄なサイクルを設け
なければならなくなる。また、ステップＮ＋１の分岐命
令の結果が２ステップ遅れて現われるので、非常にプロ
グラミングが難しくなるという問題点があった。
を行なう場合にALUの演算結果を条件とするような分岐
命令を伴うとパイプラインの流れに乱れを生じて上記の
如くディレイスロットと呼ばれる無駄なサイクルを設け
なければならなくなる。また、ステップＮ＋１の分岐命
令の結果が２ステップ遅れて現われるので、非常にプロ
グラミングが難しくなるという問題点があった。
発明の概要 ［発明の目的］ 本発明の目的は、パイプライン処理を行なう場合にALU
の演算結果を条件として処理するようなプログラム中に
ディレイスロットを設けずに済みかつプログラムの作成
を容易なものとすることができるDSPを提供することで
ある。
の演算結果を条件として処理するようなプログラム中に
ディレイスロットを設けずに済みかつプログラムの作成
を容易なものとすることができるDSPを提供することで
ある。
［発明の構成］ 本発明のDSPは、複数の係数データを記憶した係数デー
タメモリと、プログラムに従って命令信号を発生する命
令発生手段と、係数データメモリの読み出しアドレスを
指定する値を保持する保持手段を優ちその保持値を命令
信号に応じて一定値だけ変化させる指定手段と、命令信
号に応じて動作し保持手段の保持値によって指定される
アドレスのデータを係数データメモリから読み出して読
み出した係数データを含むデータを用いて演算動作を行
なう演算手段と、演算手段による演算結果に応じて２値
のうちいずれか１の値を得るフラグレジスタとを含み、
指定手段はフラグレジスタが得た値を判別する条件判定
手段と、該条件判定手段の判定出力に応じて所定値及び
０のいずれか一方の値を示すデータを選択的に出力する
切替手段と、該切替手段の出力データが示す値と保持手
段の保持値とを加算した値を保持手段に保持させる手段
とを有することを特徴としている。
タメモリと、プログラムに従って命令信号を発生する命
令発生手段と、係数データメモリの読み出しアドレスを
指定する値を保持する保持手段を優ちその保持値を命令
信号に応じて一定値だけ変化させる指定手段と、命令信
号に応じて動作し保持手段の保持値によって指定される
アドレスのデータを係数データメモリから読み出して読
み出した係数データを含むデータを用いて演算動作を行
なう演算手段と、演算手段による演算結果に応じて２値
のうちいずれか１の値を得るフラグレジスタとを含み、
指定手段はフラグレジスタが得た値を判別する条件判定
手段と、該条件判定手段の判定出力に応じて所定値及び
０のいずれか一方の値を示すデータを選択的に出力する
切替手段と、該切替手段の出力データが示す値と保持手
段の保持値とを加算した値を保持手段に保持させる手段
とを有することを特徴としている。
［発明の作用］ 本発明のDSPにおいては、フラグレジスタが得た値によ
る条件判定出力に応じて所定値及び０のいずれか一方の
値を示すデータを選択的に出力し、その出力データが示
す値と保持手段の保持値とを加算した値を保持手段に保
持させることにより、プログラムの流れを変えることな
く条件判定に応じた係数データメモリの読み出しアドレ
スを直接指定することができる。
る条件判定出力に応じて所定値及び０のいずれか一方の
値を示すデータを選択的に出力し、その出力データが示
す値と保持手段の保持値とを加算した値を保持手段に保
持させることにより、プログラムの流れを変えることな
く条件判定に応じた係数データメモリの読み出しアドレ
スを直接指定することができる。
実 施 例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。
る。
第１図において、第４図に示したDSPと同一部分は同一
符号を用いて示しており、係数データRAM4の読み出しア
ドレスはメモリアドレス制御回路25によって指定され
る。メモリアドレス制御回路25は、係数メモリアドレス
レジスタ26、＋１加算器27、切替回路29,29及び加算器3
0からなる。係数アドレスレジスタ26は加算器30から出
力されるアドレスデータを保持して係数データRAM4に供
給する。＋１加算器27はシーケンスコントローラ17から
出力される命令信号に応じて係数メモリアドレスレジス
タ14の出力アドレスデータ値に１を加算してその加算結
果の値を示すデータを切替回路28の一方の入力に供給す
る。切替回路28の他方の入力には０を示すデータが供給
される。切替回路28はシーケンスコントローラ17から出
力される命令信号に応じて２つの入力のいずれか１を選
択的に出力する。切替回路29の一方の入力にはシーケン
スコントローラ17からアドレスデータが供給され、他方
の入力には０を示すデータが供給される。切替回路29は
判定回路23から出力される判定結果を示す信号に応じて
２つの入力のいずれか１を選択的に出力する。加算器30
は切替回路28,29から各々出力されるアドレスデータ値
を加算して係数メモリアドレスレジスタ26に出力する。
符号を用いて示しており、係数データRAM4の読み出しア
ドレスはメモリアドレス制御回路25によって指定され
る。メモリアドレス制御回路25は、係数メモリアドレス
レジスタ26、＋１加算器27、切替回路29,29及び加算器3
0からなる。係数アドレスレジスタ26は加算器30から出
力されるアドレスデータを保持して係数データRAM4に供
給する。＋１加算器27はシーケンスコントローラ17から
出力される命令信号に応じて係数メモリアドレスレジス
タ14の出力アドレスデータ値に１を加算してその加算結
果の値を示すデータを切替回路28の一方の入力に供給す
る。切替回路28の他方の入力には０を示すデータが供給
される。切替回路28はシーケンスコントローラ17から出
力される命令信号に応じて２つの入力のいずれか１を選
択的に出力する。切替回路29の一方の入力にはシーケン
スコントローラ17からアドレスデータが供給され、他方
の入力には０を示すデータが供給される。切替回路29は
判定回路23から出力される判定結果を示す信号に応じて
２つの入力のいずれか１を選択的に出力する。加算器30
は切替回路28,29から各々出力されるアドレスデータ値
を加算して係数メモリアドレスレジスタ26に出力する。
プログラムカウンタ31はその計数出力をプログラムメモ
リ18に供給し、計数出力がアドレスデータとなりそれに
よって指定される番地の命令が読み出される。
リ18に供給し、計数出力がアドレスデータとなりそれに
よって指定される番地の命令が読み出される。
その他の構成は第４図に示したDSPと同様である。
かかる構成においては、ALU8の演算結果を示すフラグが
レジスタ10に保持されると、シーケンスコントローラ17
から判定回路23に判別用の条件データが供給される。こ
の条件データは後述するようにプログラム内の命令に含
まれている。判定回路23はフラグレジスタ10の内容と条
件データとが一致した場合には切替信号を発生する。こ
の切替信号に応じて切替回路29はシーケンスコントロー
ラ17から供給されるアドレスデータを中継出力する。一
致しない場合には切替回路29は０番地を示すアドレスデ
ータを中継出力する。
レジスタ10に保持されると、シーケンスコントローラ17
から判定回路23に判別用の条件データが供給される。こ
の条件データは後述するようにプログラム内の命令に含
まれている。判定回路23はフラグレジスタ10の内容と条
件データとが一致した場合には切替信号を発生する。こ
の切替信号に応じて切替回路29はシーケンスコントロー
ラ17から供給されるアドレスデータを中継出力する。一
致しない場合には切替回路29は０番地を示すアドレスデ
ータを中継出力する。
一方、切替回路28からはシーケンスコントローラ17から
の命令信号に応じて＋１加算器27の出力アドレスデータ
及び０番地を示すアドレスデータのうちの一方を選択的
に出力する。加算器30は切替回路28,29から各々出力さ
れるアドレスデータ値を加算し、その加算結果の値が次
のサイクルの係数データRAM4のアドレスデータとして係
数メモリアドレスレジスタ26に保持される。
の命令信号に応じて＋１加算器27の出力アドレスデータ
及び０番地を示すアドレスデータのうちの一方を選択的
に出力する。加算器30は切替回路28,29から各々出力さ
れるアドレスデータ値を加算し、その加算結果の値が次
のサイクルの係数データRAM4のアドレスデータとして係
数メモリアドレスレジスタ26に保持される。
次に、かかる本発明によるDSPにおけるパイプライン処
理について説明するため、第６図に示したプログラムに
よる動作と同一の動作結果が得られる動作例を示す。従
って、アキュームレータ９にデータが保持されていると
し、係数メモリアドレスレジスタ26は係数データRAM4の
番地０を指定するアドレスデータCPを保持しているとす
る。係数データRAM4には第５図に示した如くデータが書
き込まれているとする。先ず、アキュームレータ９の保
持データと係数データRAM4の番地０の基準レベルデータ
とを比較し、アキュームレータ９の保持データ値が基準
レベルデータ値以上である場合には係数メモリアドレス
レジスタ26が番地１を指定するアドレスデータを発生し
てフィルタａの演算をし、アキュームレータ９の保持デ
ータ値が基準レベルデータより小である場合には係数メ
モリアドレスレジスタ26が番地６を指定するアドレスデ
ータを発生してフィルタＢの演算をするようにする。
理について説明するため、第６図に示したプログラムに
よる動作と同一の動作結果が得られる動作例を示す。従
って、アキュームレータ９にデータが保持されていると
し、係数メモリアドレスレジスタ26は係数データRAM4の
番地０を指定するアドレスデータCPを保持しているとす
る。係数データRAM4には第５図に示した如くデータが書
き込まれているとする。先ず、アキュームレータ９の保
持データと係数データRAM4の番地０の基準レベルデータ
とを比較し、アキュームレータ９の保持データ値が基準
レベルデータ値以上である場合には係数メモリアドレス
レジスタ26が番地１を指定するアドレスデータを発生し
てフィルタａの演算をし、アキュームレータ９の保持デ
ータ値が基準レベルデータより小である場合には係数メ
モリアドレスレジスタ26が番地６を指定するアドレスデ
ータを発生してフィルタＢの演算をするようにする。
第２図は第１図に示した本発明によるDSPにかかる動作
を行なわせるためのプログラムをアセンブラ言語で示
し、第３図はこのプログラムの処理時の各段階毎の実行
ステップ及び係数データRAM4の指定アドレス値について
示している。なお、第３図（ａ）は条件成立でフィルタ
ｂの演算を行なう場合、第３図（ｂ）は条件不成立でフ
ィルタａの演算を行なう場合である。
を行なわせるためのプログラムをアセンブラ言語で示
し、第３図はこのプログラムの処理時の各段階毎の実行
ステップ及び係数データRAM4の指定アドレス値について
示している。なお、第３図（ａ）は条件成立でフィルタ
ｂの演算を行なう場合、第３図（ｂ）は条件不成立でフ
ィルタａの演算を行なう場合である。
このプログラムのステップＮにおいては、MOV命令によ
り係数データRAM（CRAM）４の番地０のデータを読み出
してデータバス（BUS）２へ転送すること、CMP命令によ
りアキュームレータ９の保持データとデータバス（BU
S）２へ転送されたデータとを比較すること、及びCPINC
命令により係数メモリアドレスレジスタ14のアドレスデ
ータ値を１だけ加算することが行なわれる。ステップＮ
における各命令は第３図（ａ），（ｂ）に示すようにサ
イクルでフェッチされ、サイクルでデコードされ、
サイクルで実行される。サイクルにおいてCMP命令
による比較結果はフラグレジスタ10にサインフラグＳと
してセットされる。また、CPINC命令により＋１加算器2
7から切替回路28を介して数値１を示すアドレスデータ
が加算器30に供給される。一方、このとき切替回路29の
出力は０を示しているので、加算器30の出力値は１とな
り、これにより係数アドレスレジスタ26の保持アドレス
データCPは１を示すこととなる。このCMP命令によるセ
ット結果及びCPINC命令による＋１加算結果はサイクル
から有効となる。
り係数データRAM（CRAM）４の番地０のデータを読み出
してデータバス（BUS）２へ転送すること、CMP命令によ
りアキュームレータ９の保持データとデータバス（BU
S）２へ転送されたデータとを比較すること、及びCPINC
命令により係数メモリアドレスレジスタ14のアドレスデ
ータ値を１だけ加算することが行なわれる。ステップＮ
における各命令は第３図（ａ），（ｂ）に示すようにサ
イクルでフェッチされ、サイクルでデコードされ、
サイクルで実行される。サイクルにおいてCMP命令
による比較結果はフラグレジスタ10にサインフラグＳと
してセットされる。また、CPINC命令により＋１加算器2
7から切替回路28を介して数値１を示すアドレスデータ
が加算器30に供給される。一方、このとき切替回路29の
出力は０を示しているので、加算器30の出力値は１とな
り、これにより係数アドレスレジスタ26の保持アドレス
データCPは１を示すこととなる。このCMP命令によるセ
ット結果及びCPINC命令による＋１加算結果はサイクル
から有効となる。
次に、サイクルにおいてフェッチされるステップＮ＋
１はADCP（条件番地加算）命令であり、このADCP命令に
よりサインフラグＳが条件データである１に等しい場合
（アキュームレータ９の保持データ値が基準レベルデー
タ値より小の場合）には係数メモリアドレスレジスタ26
の現保持アドレスデータCPを５だけ加算した値にするこ
とが行なわれる。すなわち、シーケンスコントローラ17
からは５を示すアドレスデータが切替回路29に対して出
力され、判定回路23からの切替信号により切替回路29は
この５を示すアドレスデータを加算器30に供給する。ま
た、＋１加算器27は現保持アドレスデータCP（＝１）を
そのまま出力し、これが切替回路28を介して加算器30に
供給される。よって、加算器30は６を示すデータを出力
し、この出力データが係数メモリアドレスレジスタ26に
アドレスデータCPとして新たに保持される（第３図
（ａ））。また、サインフラグＳが０に等しい場合（ア
キュームレータ９の保持データ値が基準レベルデータ値
以上の場合）にはそのままアドレスデータCPが保持され
る（第３図（ｂ））。この命令実行はサイクルの間に
おいて終了するので、アドレスデータCPは１又は６とな
る。
１はADCP（条件番地加算）命令であり、このADCP命令に
よりサインフラグＳが条件データである１に等しい場合
（アキュームレータ９の保持データ値が基準レベルデー
タ値より小の場合）には係数メモリアドレスレジスタ26
の現保持アドレスデータCPを５だけ加算した値にするこ
とが行なわれる。すなわち、シーケンスコントローラ17
からは５を示すアドレスデータが切替回路29に対して出
力され、判定回路23からの切替信号により切替回路29は
この５を示すアドレスデータを加算器30に供給する。ま
た、＋１加算器27は現保持アドレスデータCP（＝１）を
そのまま出力し、これが切替回路28を介して加算器30に
供給される。よって、加算器30は６を示すデータを出力
し、この出力データが係数メモリアドレスレジスタ26に
アドレスデータCPとして新たに保持される（第３図
（ａ））。また、サインフラグＳが０に等しい場合（ア
キュームレータ９の保持データ値が基準レベルデータ値
以上の場合）にはそのままアドレスデータCPが保持され
る（第３図（ｂ））。この命令実行はサイクルの間に
おいて終了するので、アドレスデータCPは１又は６とな
る。
サイクルにおいてフィルタ計算動作の命令がフェッチ
されるので、サイクルにおいてフィルタ計算動作が実
際に開始される。このフィルタ計算動作においてはアド
レスデータCPが１のときには番地１〜５の係数データ群
Ａの係数データがサイクル毎に読み出されてフィルタａ
が形成される。アドレスデータCPが６のときには番地６
〜10の係数データ群Ｂの係数データがサイクル毎に読み
出されてフィルタｂが形成される。
されるので、サイクルにおいてフィルタ計算動作が実
際に開始される。このフィルタ計算動作においてはアド
レスデータCPが１のときには番地１〜５の係数データ群
Ａの係数データがサイクル毎に読み出されてフィルタａ
が形成される。アドレスデータCPが６のときには番地６
〜10の係数データ群Ｂの係数データがサイクル毎に読み
出されてフィルタｂが形成される。
発明の効果 以上の如く、本発明のDSPにおいては、係数データメモ
リの読み出しアドレスを指定する値を保持する保持手段
が設けられ、プログラムに従って動作し保持手段の保持
値によって指定されるアドレスのデータを係数データメ
モリから読み出して読み出した係数データを含むデータ
を用いて演算手段によって演算動作が行なわれる。ま
た、その演算手段による演算結果に応じて２値のうちの
いずれか１の値を得るフラグレジスタが設けられ、その
フラグレジスタの内容から条件判定した結果に応じて所
定値及び０のいずれか一方の値を示すデータが切替手段
から選択的に出力され、その切替手段の出力データが示
す値と保持手段の保持値とが加算手段による加算されて
その加算により得られた値がその保持手段に保持され
る。よって、プログラムにおいて分岐してその流れを変
えることを行なわなくて済み、条件判定に応じた係数デ
ータメモリの読み出しアドレスを直接指定することがで
きる。これによりパイプライン処理を行なう場合に演算
結果を条件として処理するようなプログラム中にディレ
イスロットを設けずに済み処理時間が短縮化されると共
に、プログラムの作成を容易なものとすることもでき
る。
リの読み出しアドレスを指定する値を保持する保持手段
が設けられ、プログラムに従って動作し保持手段の保持
値によって指定されるアドレスのデータを係数データメ
モリから読み出して読み出した係数データを含むデータ
を用いて演算手段によって演算動作が行なわれる。ま
た、その演算手段による演算結果に応じて２値のうちの
いずれか１の値を得るフラグレジスタが設けられ、その
フラグレジスタの内容から条件判定した結果に応じて所
定値及び０のいずれか一方の値を示すデータが切替手段
から選択的に出力され、その切替手段の出力データが示
す値と保持手段の保持値とが加算手段による加算されて
その加算により得られた値がその保持手段に保持され
る。よって、プログラムにおいて分岐してその流れを変
えることを行なわなくて済み、条件判定に応じた係数デ
ータメモリの読み出しアドレスを直接指定することがで
きる。これによりパイプライン処理を行なう場合に演算
結果を条件として処理するようなプログラム中にディレ
イスロットを設けずに済み処理時間が短縮化されると共
に、プログラムの作成を容易なものとすることもでき
る。
第１図は本発明の実施例を示すブロック図、第２図は第
１図のDSPの動作例を示すためのプログラムの各ステッ
プ毎の命令を示す図、第３図は第２図のプログラムの処
理時の各段階毎の実行ステップ及び係数データRAMの指
定アドレス値をサイクル毎に示す図、第４図は従来のDS
Pを示すブロック図、第５図は係数データRAMの記憶内容
を示す図、第６図は第４図に示したDSPの動作例を示す
ためのプログラムの各ステップ毎の命令を示す図、第７
図は第６図のプログラムの処理時の各段階毎の実行ステ
ップ及び係数データRAMの指定アドレス値をサイクル毎
に示す図である。 主要部分の符号の説明 13,19,25……メモリアドレス制御回路 14,26……係数メモリアドレスレジスタ 17……シーケンスコントローラ 23……判定回路
１図のDSPの動作例を示すためのプログラムの各ステッ
プ毎の命令を示す図、第３図は第２図のプログラムの処
理時の各段階毎の実行ステップ及び係数データRAMの指
定アドレス値をサイクル毎に示す図、第４図は従来のDS
Pを示すブロック図、第５図は係数データRAMの記憶内容
を示す図、第６図は第４図に示したDSPの動作例を示す
ためのプログラムの各ステップ毎の命令を示す図、第７
図は第６図のプログラムの処理時の各段階毎の実行ステ
ップ及び係数データRAMの指定アドレス値をサイクル毎
に示す図である。 主要部分の符号の説明 13,19,25……メモリアドレス制御回路 14,26……係数メモリアドレスレジスタ 17……シーケンスコントローラ 23……判定回路
Claims (2)
- 【請求項１】複数の係数データを記憶した係数データメ
モリと、プログラムに従って命令信号を発生する命令発
生手段と、前記係数データメモリの読み出しアドレスを
指定する値を保持する保持手段を有しその保持値を前記
命令信号に応じて一定値だけ変化させる指定手段と、前
記命令信号に応じて動作し前記保持手段の保持値によっ
て指定されるアドレスのデータを前記係数データメモリ
から読み出して読み出した係数データを含むデータを用
いて演算動作を行なう演算手段と、前記演算手段による
演算結果に応じて２値のうちのいずれか１の値を得るフ
ラグレジスタとを含み、前記指定手段は前記フラグレジ
スタが得た値を判別する条件判定手段と、前記条件判定
手段の判定出力に応じて所定値及び０のいずれか一方の
値を示すデータを選択的に出力する切替手段と、前記切
替手段の出力データが示す値と前記保持手段の保持値と
を加算した値を前記保持手段に保持させる手段とを有す
ることを特徴とするディシタル信号プロセッサ。 - 【請求項２】前記所定値は前記プログラム内にデータと
して含まれていることを特徴とする請求項１記載のディ
シタル信号プロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122252A JPH0772864B2 (ja) | 1990-05-11 | 1990-05-11 | ディジタル信号プロセッサ |
| US07/636,457 US5142489A (en) | 1990-05-11 | 1990-12-31 | Digital signal processor with improved pipeline processing |
| DE4101928A DE4101928A1 (de) | 1990-05-11 | 1991-01-23 | Digitalsignal-prozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122252A JPH0772864B2 (ja) | 1990-05-11 | 1990-05-11 | ディジタル信号プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418635A JPH0418635A (ja) | 1992-01-22 |
| JPH0772864B2 true JPH0772864B2 (ja) | 1995-08-02 |
Family
ID=14831355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122252A Expired - Fee Related JPH0772864B2 (ja) | 1990-05-11 | 1990-05-11 | ディジタル信号プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5142489A (ja) |
| JP (1) | JPH0772864B2 (ja) |
| DE (1) | DE4101928A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2834862B2 (ja) * | 1990-07-13 | 1998-12-14 | 松下電器産業株式会社 | プロセッサ |
| JPH04302522A (ja) * | 1991-03-29 | 1992-10-26 | Hitachi Ltd | 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| JPH0537298A (ja) * | 1991-07-29 | 1993-02-12 | Rohm Co Ltd | デイジタルフイルタ |
| JPH05167395A (ja) * | 1991-12-18 | 1993-07-02 | Pioneer Video Corp | ディジタル信号プロセッサの係数データ変更処理方式 |
| US5557227A (en) * | 1994-04-07 | 1996-09-17 | Aureal Semiconductor | Economical generation of exponential and pseudo-exponential decay functions in digital hardware |
| US5548540A (en) * | 1994-06-24 | 1996-08-20 | General Electric Company | Decimation filter having a selectable decimation ratio |
| US5463569A (en) * | 1994-06-24 | 1995-10-31 | General Electric Company | Decimation filter using a zero-fill circuit for providing a selectable decimation ratio |
| JP3693367B2 (ja) * | 1994-07-28 | 2005-09-07 | 富士通株式会社 | 積和演算器 |
| JPH1091441A (ja) | 1996-09-13 | 1998-04-10 | Sanyo Electric Co Ltd | プログラム実行方法およびその方法を利用した装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3003465C2 (de) * | 1980-01-31 | 1981-10-01 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zur Erzeugung von Bedingungscodes in mikroprogrammgesteuerten Universalrechnern |
| JPS58146969A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | インデツクス限定連続演算ベクトルプロセツサ |
| JPS5922165A (ja) * | 1982-07-28 | 1984-02-04 | Nippon Telegr & Teleph Corp <Ntt> | アドレス制御回路 |
| JPS59149541A (ja) * | 1983-01-28 | 1984-08-27 | Toshiba Corp | 処理条件コード生成／設定方式 |
| JPS61288226A (ja) * | 1985-06-17 | 1986-12-18 | Panafacom Ltd | 外部コンデイシヨン制御方式 |
-
1990
- 1990-05-11 JP JP2122252A patent/JPH0772864B2/ja not_active Expired - Fee Related
- 1990-12-31 US US07/636,457 patent/US5142489A/en not_active Expired - Fee Related
-
1991
- 1991-01-23 DE DE4101928A patent/DE4101928A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE4101928A1 (de) | 1991-11-14 |
| US5142489A (en) | 1992-08-25 |
| JPH0418635A (ja) | 1992-01-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |