JPH0365671A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0365671A JPH0365671A JP1201651A JP20165189A JPH0365671A JP H0365671 A JPH0365671 A JP H0365671A JP 1201651 A JP1201651 A JP 1201651A JP 20165189 A JP20165189 A JP 20165189A JP H0365671 A JPH0365671 A JP H0365671A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- flip
- test pattern
- signal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数のフリップフ
ロップ回路を縦続接続して、シフトレジスタ回路として
機能するスキャンパス回路を構成する半導体集積回路に
関する。
ロップ回路を縦続接続して、シフトレジスタ回路として
機能するスキャンパス回路を構成する半導体集積回路に
関する。
従来、この種の半導体集積回路は、第３図に一例が示さ
れるように、テストパターン・メモリ７に対応して、ｎ
（１より大きい整数）個のフリップフロップ回路８−１
〜ｇ−ｎを備えて構成されており、フリップフロップ回
路８−１〜８−ｎは縦続接続され、シトレジスタとして
動作するスキャンパス回路が構成されている。
れるように、テストパターン・メモリ７に対応して、ｎ
（１より大きい整数）個のフリップフロップ回路８−１
〜ｇ−ｎを備えて構成されており、フリップフロップ回
路８−１〜８−ｎは縦続接続され、シトレジスタとして
動作するスキャンパス回路が構成されている。
テスト時においては、テストパターン・メモリ７から出
力されるスキャンパス・テスト用のテストパターン信号
１０２は、初段の７リツプ７０ツブ回路８−１に入力さ
れ、端子５４から入力されるクロック信号１０３を介し
て順送りされて、所定の回路のテストが行われ、最終段
のフリップフロップ回路８−ｎに接続されている端子５
５より、前記テストパターン信号が順送りに出力されて
、回路の動作確認が行われている。
力されるスキャンパス・テスト用のテストパターン信号
１０２は、初段の７リツプ７０ツブ回路８−１に入力さ
れ、端子５４から入力されるクロック信号１０３を介し
て順送りされて、所定の回路のテストが行われ、最終段
のフリップフロップ回路８−ｎに接続されている端子５
５より、前記テストパターン信号が順送りに出力されて
、回路の動作確認が行われている。
上述した従来の半導体集積回路においては、複数のフリ
ップフロップ回路が縦続接続されており、初段のフリッ
プフロップ回路に入力されるスキャンパス・テスト用の
テストパターン信号が逐次に順送りされ、最終段のフリ
ップフロップ回路から前記テストパターン信号が順送り
に出力されるようにｍ戒されている。
ップフロップ回路が縦続接続されており、初段のフリッ
プフロップ回路に入力されるスキャンパス・テスト用の
テストパターン信号が逐次に順送りされ、最終段のフリ
ップフロップ回路から前記テストパターン信号が順送り
に出力されるようにｍ戒されている。
このため、スキャンパス・テスト信号によるテスト時に
一相当数の７９１１７０１１回路に対して、テストパタ
ーンごとに、すべてのフリップフロップ回路に対応する
値をテストパターンとして用意しておく必要がある。従
って、テストパターンを格納しておくテストパターン・
メモリの容量を相当に大きくｌ−なければならないとい
う欠点がある。
一相当数の７９１１７０１１回路に対して、テストパタ
ーンごとに、すべてのフリップフロップ回路に対応する
値をテストパターンとして用意しておく必要がある。従
って、テストパターンを格納しておくテストパターン・
メモリの容量を相当に大きくｌ−なければならないとい
う欠点がある。
本発明の半導体集積回路は、内部に含まれる複数のフリ
ップフロップ回路を縦続ｔｔ−続し、シフトレジスタ回
路として動作させることが可能なスキャンパス回路とし
て構成される半導体集積回路のテスト時に、前記スキャ
ンパス回路を構成するシフトレジスタ回路の最終段のフ
リップフロップ回路の出力値と、外部より入力される所
定のテストパターン信号とを入力し、外部より入力され
る所定のセレクト信号を介して前記最終段のフリップフ
ロップ回路の出力値と前記テストパターン信号との何れ
か一方を選択シ４１、前記シフトレジスタ回路の初段の
フリップフロップ回路に送１１１するセレクト回路を備
えて構成される。
ップフロップ回路を縦続ｔｔ−続し、シフトレジスタ回
路として動作させることが可能なスキャンパス回路とし
て構成される半導体集積回路のテスト時に、前記スキャ
ンパス回路を構成するシフトレジスタ回路の最終段のフ
リップフロップ回路の出力値と、外部より入力される所
定のテストパターン信号とを入力し、外部より入力され
る所定のセレクト信号を介して前記最終段のフリップフ
ロップ回路の出力値と前記テストパターン信号との何れ
か一方を選択シ４１、前記シフトレジスタ回路の初段の
フリップフロップ回路に送１１１するセレクト回路を備
えて構成される。
次に、本発明について図面を参照して説明する。第１図
は５本発明の一実施例のテスト時に対応するブロック図
である２第１図に示されるように、本実施例は、テスト
パターン・メモリ■に対応して、セレクタ回路２と５ｎ
個のフリップフロップ回路３−１〜３−ｎと、を備えて
構成される。
は５本発明の一実施例のテスト時に対応するブロック図
である２第１図に示されるように、本実施例は、テスト
パターン・メモリ■に対応して、セレクタ回路２と５ｎ
個のフリップフロップ回路３−１〜３−ｎと、を備えて
構成される。
第１図において、内部に含まれるフリップフロップ［［
１３−１〜３−ｎは、スキャンパス・テスト時には、シ
フトレジスタを構成し、初段のフリップフロップ回路３
−１の前段には、セレクタ回路２が設けられている。セ
レクタ回路２の一方の入力信号としては、シフトレジス
タの出力としてフリップフロップ回路３ｎの出力値１０
４が接続され、セレクタ回路２の他方の二つの入力信号
としては、テストパターン・メモリ１から出力される二
つの信号、セレクト信号ｌＯｌおよびテストパターン信
号１０２が接続されている。
１３−１〜３−ｎは、スキャンパス・テスト時には、シ
フトレジスタを構成し、初段のフリップフロップ回路３
−１の前段には、セレクタ回路２が設けられている。セ
レクタ回路２の一方の入力信号としては、シフトレジス
タの出力としてフリップフロップ回路３ｎの出力値１０
４が接続され、セレクタ回路２の他方の二つの入力信号
としては、テストパターン・メモリ１から出力される二
つの信号、セレクト信号ｌＯｌおよびテストパターン信
号１０２が接続されている。
スキャンパス・テスト時においては、先ず、テストパタ
ーン・メモリ１からは所定のセレクト信号Ｌｏｔが出力
されて、セレクト回路２に入力される。セレクト回路２
は、前記セレクト回路により制御されて、テストパター
ン・メモリ１から出力されるテストパターン信号１０２
が、初段のフリップフロップ回路２に入力されるように
動作する。
ーン・メモリ１からは所定のセレクト信号Ｌｏｔが出力
されて、セレクト回路２に入力される。セレクト回路２
は、前記セレクト回路により制御されて、テストパター
ン・メモリ１から出力されるテストパターン信号１０２
が、初段のフリップフロップ回路２に入力されるように
動作する。
この状態において、テストパターン・メモリ１の出力が
“Ｏ”レベルに設定され、端子５１からクロック信号が
入力されると、フリップフロップ回路３−１の出力レベ
ルは″０′″レベ、ルとなり、また、テストパターン・
メモリ１の出力が″１．ルベルに設定され、端子５ｊか
らりロック信号１０３が入力されると、フリッ１フロッ
プ期路３−１の出回しベルは” １ ”レベルになる。
“Ｏ”レベルに設定され、端子５１からクロック信号が
入力されると、フリップフロップ回路３−１の出力レベ
ルは″０′″レベ、ルとなり、また、テストパターン・
メモリ１の出力が″１．ルベルに設定され、端子５ｊか
らりロック信号１０３が入力されると、フリッ１フロッ
プ期路３−１の出回しベルは” １ ”レベルになる。
ここで、クロ・・、・り信号１０３を端子５１から１−
パルプ入力すると、フリップフロップ回路３−１の出力
値は、フリップフロー１１回路３−２にシフトされる。
パルプ入力すると、フリップフロップ回路３−１の出力
値は、フリップフロー１１回路３−２にシフトされる。
このように、テストパターン・メモリ１から出力される
レベル値を変化させ、クロック信号１０３を端子５１か
ら順次入力することにより、フリッ１７０ッ１回路３−
１〜３−ｎの値を所要の値にセットすることが可能とな
る９ 上記のように、一つのスキャンパス−テストパターンに
よりテストを行った後に、次のテストを行う時には、予
め、次のテストパターンヒ、前のテストパターンとを比
較しておき、フリップフロッ１回路３−２のみ異る値で
のテストを行う場合には、セレクタ回路２を動作させて
、フリップフロヅプ回路３−ｎの出力値１０４をフリッ
プフロップ回路３−１の入力に接続させる。この状態に
おいて、端子５１からクロック信号１０３を（ｎ−２）
回天力させ、次いで、セレクト信号１０１を介して、セ
レクタ回路２を動作させて、テストパターン・メモリｌ
から出力されるテストパターン信号１０２が、初段のフ
リップ７０ツブ回路３−１に入力されるように切替える
。これにより、フリップフロップ回路３−１に与えるべ
き値を、フリッププロップ回路３−１に入力し、クロッ
ク信号１０３を一回入力した後、再度セレクト回路２を
動作させて、フリップフロップ回路３−ｎの出力をフリ
ップ７０ツブ回路３−１の入力に接続させ、この状態に
おいて、クロック信号を１回入力する。
レベル値を変化させ、クロック信号１０３を端子５１か
ら順次入力することにより、フリッ１７０ッ１回路３−
１〜３−ｎの値を所要の値にセットすることが可能とな
る９ 上記のように、一つのスキャンパス−テストパターンに
よりテストを行った後に、次のテストを行う時には、予
め、次のテストパターンヒ、前のテストパターンとを比
較しておき、フリップフロッ１回路３−２のみ異る値で
のテストを行う場合には、セレクタ回路２を動作させて
、フリップフロヅプ回路３−ｎの出力値１０４をフリッ
プフロップ回路３−１の入力に接続させる。この状態に
おいて、端子５１からクロック信号１０３を（ｎ−２）
回天力させ、次いで、セレクト信号１０１を介して、セ
レクタ回路２を動作させて、テストパターン・メモリｌ
から出力されるテストパターン信号１０２が、初段のフ
リップ７０ツブ回路３−１に入力されるように切替える
。これにより、フリップフロップ回路３−１に与えるべ
き値を、フリッププロップ回路３−１に入力し、クロッ
ク信号１０３を一回入力した後、再度セレクト回路２を
動作させて、フリップフロップ回路３−ｎの出力をフリ
ップ７０ツブ回路３−１の入力に接続させ、この状態に
おいて、クロック信号を１回入力する。
上記のような動作を介して、フリ・ソプフロッ１回路３
−２を除くすべてのフリップ７０ツブ回路においては、
前のテスト時における値が保持され、且つ、フリップフ
ロップ回路３−２のみを所望の値に設定することができ
る。
−２を除くすべてのフリップ７０ツブ回路においては、
前のテスト時における値が保持され、且つ、フリップフ
ロップ回路３−２のみを所望の値に設定することができ
る。
すなわち、テストパターン−メモリ１には、第１図に示
されるテストにおいては、すべてのフリップフロップ回
路３−１〜３−ｎにセットされる値、または第２回以後
のテストにおいては、前のテストパターンと異なる情報
、すなわち何番目のフリップ７０ツブの値を入替えるか
という情報と、入替える値のみを示す情報とを記憶させ
ておくだけでよい。
されるテストにおいては、すべてのフリップフロップ回
路３−１〜３−ｎにセットされる値、または第２回以後
のテストにおいては、前のテストパターンと異なる情報
、すなわち何番目のフリップ７０ツブの値を入替えるか
という情報と、入替える値のみを示す情報とを記憶させ
ておくだけでよい。
従って、従来は、７９７１７０１１回路の数ｎと、スキ
ャンパス・テスト数ｍとの積ｎＸｍだけの情報が必要で
あったものが、本発明においては、必要情報としては、
１回目のテストパターンと、２回目以後の変化情報を含
む情報だけでよいので、テストパターンの情報を大幅に
少なくすることができる。
ャンパス・テスト数ｍとの積ｎＸｍだけの情報が必要で
あったものが、本発明においては、必要情報としては、
１回目のテストパターンと、２回目以後の変化情報を含
む情報だけでよいので、テストパターンの情報を大幅に
少なくすることができる。
次に、本発明の第２の実施例について説明する。第２図
は、本発明の第２の実施例のテスト時におけるブロック
図である。第２図に示されるように、本実施例は、テス
トパターン・メモリ４に対応して、セレクタ回路５と、
フリップフロップ回路６−１〜６−ｎと、を備えて構成
される。
は、本発明の第２の実施例のテスト時におけるブロック
図である。第２図に示されるように、本実施例は、テス
トパターン・メモリ４に対応して、セレクタ回路５と、
フリップフロップ回路６−１〜６−ｎと、を備えて構成
される。
第２図において、本実施例の前記第１の実施例との相違
点は、第■の実施例においては端子５１から供給されて
いたクロック信号が、本実施例においては、テストパタ
ーン・メモリ４から供給されていることである。テスト
時において、セレクト信号１０１、テストパターン信号
１０２ 、クロック信号１０３および出力値１０４等に
対応して行われるテストの動作内容については、前記第
１の実施例の場合と同様である。
点は、第■の実施例においては端子５１から供給されて
いたクロック信号が、本実施例においては、テストパタ
ーン・メモリ４から供給されていることである。テスト
時において、セレクト信号１０１、テストパターン信号
１０２ 、クロック信号１０３および出力値１０４等に
対応して行われるテストの動作内容については、前記第
１の実施例の場合と同様である。
以上、詳細に説明したように、本発明は、スキャンパス
・テスト時に、シフトレジスタとして動作させるスキャ
ンパス回路に対する入力信号として、テストパターン信
号および前記スキャンパス回路の出力値の何れかを選択
して出力することにより、テスト時に必要とされるテス
トパターン・メモリの容量を小さくすることができると
いう効果がある。
・テスト時に、シフトレジスタとして動作させるスキャ
ンパス回路に対する入力信号として、テストパターン信
号および前記スキャンパス回路の出力値の何れかを選択
して出力することにより、テスト時に必要とされるテス
トパターン・メモリの容量を小さくすることができると
いう効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例のテストにおけるブロック図、第３図は、従
来例のテストにおけるブロック図である。 図において、１，４．７・・・・・−テストパターン・
メモリ、２．５・・・−・セレクタ回路、３−１〜３−
ｎ。 ６−１〜６−ｎ、８−１〜ｇ−ｎ・・−・・・フリップ
フロップ回路。
２の実施例のテストにおけるブロック図、第３図は、従
来例のテストにおけるブロック図である。 図において、１，４．７・・・・・−テストパターン・
メモリ、２．５・・・−・セレクタ回路、３−１〜３−
ｎ。 ６−１〜６−ｎ、８−１〜ｇ−ｎ・・−・・・フリップ
フロップ回路。
Claims (1)
- 【特許請求の範囲】 内部に含まれる複数のフリップフロップ回路を縦続接続
し、シフトレジスタ回路として動作させることが可能な
スキャンパス回路として構成される半導体集積回路のテ
スト時に、 前記スキャンパス回路を構成するシフトレジスタ回路の
最終段のフリップフロップ回路の出力値と、外部より入
力される所定のテストパターン信号とを入力し、外部よ
り入力される所定のセレクト信号を介して前記最終段の
フリップフロップ回路の出力値と前記テストパターン信
号との何れか一方を選択し、前記シフトレジスタ回路の
初段のフリップフロップ回路に送出するセレクト回路を
備えることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201651A JPH0365671A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1201651A JPH0365671A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365671A true JPH0365671A (ja) | 1991-03-20 |
Family
ID=16444625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1201651A Pending JPH0365671A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365671A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180467A (ja) * | 1983-03-31 | 1984-10-13 | Toshiba Corp | 論理回路の試験方法 |
| JPS59211146A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | スキヤンイン方法 |
| JPS60171545A (ja) * | 1984-02-17 | 1985-09-05 | Nec Corp | 論理集積回路 |
| JPH01170873A (ja) * | 1987-12-25 | 1989-07-05 | Nec Corp | ディジタル回路の試験回路 |
-
1989
- 1989-08-02 JP JP1201651A patent/JPH0365671A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180467A (ja) * | 1983-03-31 | 1984-10-13 | Toshiba Corp | 論理回路の試験方法 |
| JPS59211146A (ja) * | 1983-05-16 | 1984-11-29 | Fujitsu Ltd | スキヤンイン方法 |
| JPS60171545A (ja) * | 1984-02-17 | 1985-09-05 | Nec Corp | 論理集積回路 |
| JPH01170873A (ja) * | 1987-12-25 | 1989-07-05 | Nec Corp | ディジタル回路の試験回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
| JPWO2007100054A1 (ja) * | 2006-03-02 | 2009-07-23 | 国立大学法人 千葉大学 | 半導体集積回路 |
| JP4769951B2 (ja) * | 2006-03-02 | 2011-09-07 | 国立大学法人 千葉大学 | 半導体集積回路 |
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