JPH0365727A - マイクロプログラム格納方式 - Google Patents
マイクロプログラム格納方式Info
- Publication number
- JPH0365727A JPH0365727A JP20173089A JP20173089A JPH0365727A JP H0365727 A JPH0365727 A JP H0365727A JP 20173089 A JP20173089 A JP 20173089A JP 20173089 A JP20173089 A JP 20173089A JP H0365727 A JPH0365727 A JP H0365727A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- write
- microprogram
- instruction
- eprom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 3
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプログラム格納方式に関する。
従来のマイクロプログラム格納方式は、あらかじめマイ
クロプログラムを格納している再書き込み不能なマスク
ＲＯＭで構成されていた。
クロプログラムを格納している再書き込み不能なマスク
ＲＯＭで構成されていた。
上述した従来のマイクロプログラム格納方式は、再書き
込み不能なマスクＲＯＭで構成されているため、前記Ｒ
ＯＭに格納されているマイクロプログラムを容易に変更
できないという欠点を有すると共に、また再書き込み可
能なＥＦＲＯＭを使用したとするとマスクＲＯＭに比べ
てＥＰＲＯＭ内タ５セスタイムが遅いので、装置全体の
処理スピードが遅くなるという欠点がある。
込み不能なマスクＲＯＭで構成されているため、前記Ｒ
ＯＭに格納されているマイクロプログラムを容易に変更
できないという欠点を有すると共に、また再書き込み可
能なＥＦＲＯＭを使用したとするとマスクＲＯＭに比べ
てＥＰＲＯＭ内タ５セスタイムが遅いので、装置全体の
処理スピードが遅くなるという欠点がある。
本発明のマイクロプログラム格納方式は、あらかじめマ
イクロプログラムを格納している再書き込み可能なＥＰ
ＲＯＭと、任意のマイクロプログラムを格納できるＲＡ
Ｍと、前記ＲＡＭのライトアドレス及び前記ＥＰＲＯＭ
のソードアドレスを保持し、順次アドレスを更新する機
能を持った第一のレジスタと、前記ＲＡＭのリードアド
レスを保持する第二のレジスタと、前記ＲＡＭの書き込
み動作中に前記ＲＡＭの出力しているマイクロプログラ
ム命令を無演算命令に変換する無演算命令出力回路と、
前記ＥＰＲＯＭのアクセスタイムに応じたクロックを発
生させる手段と、前記ＲＡＭの書き込み終了指示を出力
する書き込み終了指示作成回路と、前記各構成要件を制
御しＥＰＲＯＭ内のデータをまとめてＲＡＭに転送する
ＲＡＭ書き込み制御回路とを備えて構成される。
イクロプログラムを格納している再書き込み可能なＥＰ
ＲＯＭと、任意のマイクロプログラムを格納できるＲＡ
Ｍと、前記ＲＡＭのライトアドレス及び前記ＥＰＲＯＭ
のソードアドレスを保持し、順次アドレスを更新する機
能を持った第一のレジスタと、前記ＲＡＭのリードアド
レスを保持する第二のレジスタと、前記ＲＡＭの書き込
み動作中に前記ＲＡＭの出力しているマイクロプログラ
ム命令を無演算命令に変換する無演算命令出力回路と、
前記ＥＰＲＯＭのアクセスタイムに応じたクロックを発
生させる手段と、前記ＲＡＭの書き込み終了指示を出力
する書き込み終了指示作成回路と、前記各構成要件を制
御しＥＰＲＯＭ内のデータをまとめてＲＡＭに転送する
ＲＡＭ書き込み制御回路とを備えて構成される。
次に、本発明について図面を参照して説明する。
本発明の一実施例の構成を第１図に示す。
まず、本実施例の構成について説明する。
第１図において、１はＥＰＲＯＭ、２はＲＡＭ。
３はＲＡＭ書き込み動作中にはＮＯＰ命令を出力しそれ
以外の時は１２にデータを出力する無演算命令出力回路
、４はＥＦＲＯＭＩのリードアドレスとＲＡＭデコーダ
２のライトアドレスを共通に保持すると共に＋１のカウ
ントアツプ機能を有する第１のレジスタであるライトア
ドレスレジスタ、５はＲＡＭ２のリードアドレスを保持
する第２のレジスタであるリードアドレスレジスタ、６
はライトアトレフ、レジスタ４をデコードしＲＡＭ書き
込み動作終了の指示を出す書き込み終了指示作成回路、
７はＲＡＭ２にライトパルスを出力すると共にライトア
ドレスレジスタ４に＋１のカウントアツプの指示を出し
、さらに書き込み動作中に無演算命令出力の指示を出す
ＲＡＭ書き込み制御回路、８はシステムクロックをアク
セスタイムの遅いＥＰＲＯＭＩのために分周するクヨツ
ク分周回路、９はライトアドレスレジスタ４の＋ｌカウ
ンタ回路である。
以外の時は１２にデータを出力する無演算命令出力回路
、４はＥＦＲＯＭＩのリードアドレスとＲＡＭデコーダ
２のライトアドレスを共通に保持すると共に＋１のカウ
ントアツプ機能を有する第１のレジスタであるライトア
ドレスレジスタ、５はＲＡＭ２のリードアドレスを保持
する第２のレジスタであるリードアドレスレジスタ、６
はライトアトレフ、レジスタ４をデコードしＲＡＭ書き
込み動作終了の指示を出す書き込み終了指示作成回路、
７はＲＡＭ２にライトパルスを出力すると共にライトア
ドレスレジスタ４に＋１のカウントアツプの指示を出し
、さらに書き込み動作中に無演算命令出力の指示を出す
ＲＡＭ書き込み制御回路、８はシステムクロックをアク
セスタイムの遅いＥＰＲＯＭＩのために分周するクヨツ
ク分周回路、９はライトアドレスレジスタ４の＋ｌカウ
ンタ回路である。
次に、本実施例の動作について説明する。
ＥＦＲＯＭＩに格納されているマイクロプログラムをＲ
ＡＭ２に格納する場合、パワーオン指示信号２０がＲＡ
Ｍ書き込み制御回路７に入力される。ＲＡＭ書き込み制
御回路７は、パワーオン指示を保持し、それにより無演
算出力回路３にＲＡＭ書き込み動作中の指示を信号線１
９により送出する。また、ＲＡＭ書き込み動作中のＲＡ
Ｍ書き込み制御回路７は、クロック分周回路８で分周し
たクロック２２の１サイクル中に、まずＲＡＭ２に信号
線１７でライトパルスを送出しデータｌＯを格納させた
後、ライトアドレスレジスタ４に信号線１８で＋１のカ
ウンタアップ指示を出す。
ＡＭ２に格納する場合、パワーオン指示信号２０がＲＡ
Ｍ書き込み制御回路７に入力される。ＲＡＭ書き込み制
御回路７は、パワーオン指示を保持し、それにより無演
算出力回路３にＲＡＭ書き込み動作中の指示を信号線１
９により送出する。また、ＲＡＭ書き込み動作中のＲＡ
Ｍ書き込み制御回路７は、クロック分周回路８で分周し
たクロック２２の１サイクル中に、まずＲＡＭ２に信号
線１７でライトパルスを送出しデータｌＯを格納させた
後、ライトアドレスレジスタ４に信号線１８で＋１のカ
ウンタアップ指示を出す。
ＲＡＭ書き込み動作中の指示を受は取った無演算出力回
路３は、強制的に無演算のマイクロプログラム命令をデ
ータ信号線１３に出力する。また、ライトパルスを受は
取ったＲＡＭ２は、ライトアドレスレジスタ４の示すア
ドレスに、ＥＰＲＯＭ１の出力するデータ１０を格納す
る。この時、ＥＰＲＯＭＩの出力するデータ１０は、ラ
イトアドレスレジスタ４が示すＥＰＲＯＭＩのリードア
ドレスのデータである。また、＋１のカウントアツプ指
示を受は取ったライトアドレスレジスタ４は、＋１のカ
ウントアツプをする。以下、ＲＡＭＺ内で使用するすべ
てのワードにマイクロプログラムが格納されるまでくり
返す。
路３は、強制的に無演算のマイクロプログラム命令をデ
ータ信号線１３に出力する。また、ライトパルスを受は
取ったＲＡＭ２は、ライトアドレスレジスタ４の示すア
ドレスに、ＥＰＲＯＭ１の出力するデータ１０を格納す
る。この時、ＥＰＲＯＭＩの出力するデータ１０は、ラ
イトアドレスレジスタ４が示すＥＰＲＯＭＩのリードア
ドレスのデータである。また、＋１のカウントアツプ指
示を受は取ったライトアドレスレジスタ４は、＋１のカ
ウントアツプをする。以下、ＲＡＭＺ内で使用するすべ
てのワードにマイクロプログラムが格納されるまでくり
返す。
書き込み終了指示作成回路６は、ライトアドレスレジス
タ４を常時チエツクし、ＲＡＭＺ内で使用するすべての
ワードにマイクロプログラムが格納されたことを確認す
ると、書き込み終了指示を信号線１４で書き込み制御回
路７及び他の装置に出し、ＲＡＭ書き込み動作の終了を
示す。書き込み終了指示を受は取ったＲＡＭ書き込み制
御回路７は、上述したパワーオン指示の保持をやめそれ
により書き込み動作中の指示及びライトパルスの送出並
びに＋１のカウントアツプ指示の送出を中止し、ＲＡＭ
書き込み動作を終了する。上述した動作でＥＰＲＯＭ内
のデータをまとめてＲＡＭ内に転送することにより、通
常のクロックでＲＡＭ内のマイクロプログラム命令を読
み出すことができる。
タ４を常時チエツクし、ＲＡＭＺ内で使用するすべての
ワードにマイクロプログラムが格納されたことを確認す
ると、書き込み終了指示を信号線１４で書き込み制御回
路７及び他の装置に出し、ＲＡＭ書き込み動作の終了を
示す。書き込み終了指示を受は取ったＲＡＭ書き込み制
御回路７は、上述したパワーオン指示の保持をやめそれ
により書き込み動作中の指示及びライトパルスの送出並
びに＋１のカウントアツプ指示の送出を中止し、ＲＡＭ
書き込み動作を終了する。上述した動作でＥＰＲＯＭ内
のデータをまとめてＲＡＭ内に転送することにより、通
常のクロックでＲＡＭ内のマイクロプログラム命令を読
み出すことができる。
以上説明したように本発明は、マイクロプログラムをＥ
ＰＲＯＭからＲＡＭに転送する方式をとることにより、
ＥＰＲＯＭのみを使用する場合と比べてアクセスタイム
の短縮が図れると共に、マイクロプログラムの変更が容
易にできるという効果がある。
ＰＲＯＭからＲＡＭに転送する方式をとることにより、
ＥＰＲＯＭのみを使用する場合と比べてアクセスタイム
の短縮が図れると共に、マイクロプログラムの変更が容
易にできるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 ｌ・・・・・・ＥＰＲＯＭ、２・・・・・・ＲＡＭ、３
・・・・・・ＮＯＰ出力回路、４・・・・・・ライトア
ドレスレジスタ、５・・・・・・リードアドレスレジス
タ、６・・・・・・書き込み終了指示作成回路、７・・
・・・・ＲＡＭ書き込み制御回路、８・・・・・・クロ
ック分周回路、９・・・・・・十ｌカウンタ回路。
る。 ｌ・・・・・・ＥＰＲＯＭ、２・・・・・・ＲＡＭ、３
・・・・・・ＮＯＰ出力回路、４・・・・・・ライトア
ドレスレジスタ、５・・・・・・リードアドレスレジス
タ、６・・・・・・書き込み終了指示作成回路、７・・
・・・・ＲＡＭ書き込み制御回路、８・・・・・・クロ
ック分周回路、９・・・・・・十ｌカウンタ回路。
Claims (1)
- あらかじめマイクロプログラムを格納している再書き込
み可能なＥＰＲＯＭと、任意のマイクロプログラムを格
納できるＲＡＭと、前記ＲＡＭのライトアドレス及び前
記ＥＰＲＯＭのソードアドレスを保持し、順次アドレス
を更新する機能を持った第一のレジスタと、前記ＲＡＭ
のリードアドレスを保持する第二のレジスタと、前記Ｒ
ＡＭの書き込み動作中に前記ＲＡＭの出力しているマイ
クロプログラム命令を無演算命令に変換する無演算命令
出力回路と、前記ＥＰＲＯＭのアクセスタイムに応じた
クロックを発生させる手段と、前記ＲＡＭの書き込み終
了指示を出力する書き込み終了指示作成回路と、前記各
構成要件を制御しＥＰＲＯＭ内のデータをまとめてＲＡ
Ｍに転送するＲＡＭ書き込み制御回路とを備えて成るこ
とを特徴とするマイクロプログラム格納方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20173089A JPH0365727A (ja) | 1989-08-02 | 1989-08-02 | マイクロプログラム格納方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20173089A JPH0365727A (ja) | 1989-08-02 | 1989-08-02 | マイクロプログラム格納方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365727A true JPH0365727A (ja) | 1991-03-20 |
Family
ID=16445984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20173089A Pending JPH0365727A (ja) | 1989-08-02 | 1989-08-02 | マイクロプログラム格納方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365727A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603056A (en) * | 1993-09-13 | 1997-02-11 | Kabushiki Kaisha Toshiba | Disk drive control computer and method for rewriting control program in flash EEPROM with serial communication using unassigned pins of SCSI or ATA connector |
| US5737762A (en) * | 1993-12-08 | 1998-04-07 | Kabushiki Kaisha Toshiba | Data recording/reproducing system capable of processing servo process program at high speed |
-
1989
- 1989-08-02 JP JP20173089A patent/JPH0365727A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5603056A (en) * | 1993-09-13 | 1997-02-11 | Kabushiki Kaisha Toshiba | Disk drive control computer and method for rewriting control program in flash EEPROM with serial communication using unassigned pins of SCSI or ATA connector |
| US5737762A (en) * | 1993-12-08 | 1998-04-07 | Kabushiki Kaisha Toshiba | Data recording/reproducing system capable of processing servo process program at high speed |
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