JPS5811720B2 - シフトレジスタ - Google Patents

Description

【発明の詳細な説明】 この発明は絶縁ゲート電解効果トランジスタ（Ｉｎｓｕ
ｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｅｔ Ｔ
ｒａｎ−ｓｉｓｔｏｒ略してＩＧＦＥＴあるいはＭＯＳ
ＦＥＴと称するが、以後ＦＥＴと略記する。

）を用いて構成したシフトレジスタに関する。

電子式卓上計算機などの記憶回路あるいはカウンタに用
いられるシフトレジスタは、半導体チップ内で１ビット
当りの占有面積が小さくても順次カスケード接続して多
数使用するから半導体チップは大きくなり、常に歩留り
向上やコスト低減などを問題としていた。

近年の集積回路技術の発展は、小型電子装置をますます
小型化可能としているが、上記シフトレジスタの場合に
は１ビツトのレジスタ（Ｄ型フリツプフ田ンプ）を構成
するために必要なＦＥＴの個数が従来から多いため、チ
ップ面積を縮小してコストを低減するには１機能当りの
構成素子数を少くすることが必要とされる。

第１図は従来、相補形回路として形成されるシフトレジ
スタの１ビツトすなわちＤ型フリップフロップとして機
能する論理回路を示している。

この論理回路について説明する前にＦＥＴに関して説明
すると、Ｐチャンネル形（以後Ｐ形という）ＦＥＴもＮ
チャンネル形（以後Ｎ形という）ＦＥＴも半導体の内部
あるいは表面の電流通路（チャンネル）の導電度を電流
方向と直交する電界により制御する能動３端子素子であ
り、前者が正札をキャリアとしているのに対し後者は電
子をキャリアとしてソース−ドレイン間に電流が流れる
。

一般にＦＥＴのソース、ドレインはバイポーラ素子（ト
ランジスタ）のコレクタ、エミッタのように電極講義上
の違いはほとんどない両方向性の素子であって、ソース
、ドレインの区別は回路動作上でのみ表かれる。

ここではＰ形ＦＥＴとの相補対称形回路を扱うから出力
側をドレインとし、バイアス電源側（接地側）をソース
とする。

そしてＶＤＤを正電ＶＳＳを負電源（接地）とし、動作
説明上ＶＤＤを「１」レベルの電位、ｖＳＳ茶ｕ０ｖレ
ベルの電位とし、いわゆる正論理を用いることとする。

第１回に於て、入力端子１にはＰ形およびＮ形ＦＥＴを
並列接続したトランスファゲート２がが接続され、各Ｆ
ＥＴのゲートにはクロックパルスφ。

φが供給される。

３は電源ＶＤＤ、ＶＳ２間にＰ形およびＮ形ＦＥＴを直
列接続して配置されたインバータであり、上記トランス
ファゲート２の出力端子とインバータ３の各ＦＥＴのゲ
ートが接続され、かつこのインバータ３の入出力端子間
（Ａ−Ｂ陣にトランスファゲート４とインバータ５の直
列回路が図に示す様に接続される。

これらトランスファゲート２，４とインバータ３，５と
によって上記入力端子１に供給される入力情報ＩＮが半
ビットだけシフトされ、したがって同様にトランスファ
ゲート６．８とインバータ７．９で半ビットのシフトレ
ジスタを構成することにより、出力端子１０からは１ビ
ツトシフトされた出力信号ＯＵＴが得られる。

なお図中の各接続点Ａ、Ｂ、Ｃ，ＤＥなどにはゲート容
量あるいは拡散容量がＣＡ。

ＣＢ、ｃｏ・・・・・・とじて示されており、またイン
バータ１１はクロックパルスφから岡を得るためのもの
を示している。

このように従来の１ビツトシフトレジスタを構成するに
は、インバータ１１に用いる２個のＦＥＴを含め合計１
８個のＦＥＴを必要としているからチップ内での占有面
積はかなり大きくなるし、また動作時の消費電力も大き
くなる。

次にこのシフトレジスタの動作について第２図を参照し
て簡単に説明する。

第２図ａ＝ｉはそれぞれクロックパルス１．φ、入力情
報ＩＮ、接続点Ａ−Ｅでの電圧波形および出力信号ＯＵ
Ｔである。

入力情報ＩＮが入力端子１から供給されるとクロックパ
ルスφが「１」レベルのタイミングでトランスファゲー
ト２および８が導通（オン）し、かつトランスファゲー
ト４，６が非導通（オフ）状態となるから、たとえば入
力情報ＩＮのデータＤ１が接続点Ａの容量ＣＢに記憶さ
れ、かつインバータ３で反転されたデータは容量ＣＢで
記憶されるとともにさらにインバータ５で反転され接続
点Ｃの容量ｃｏにも記憶される。

次にφ＝Ｏ（６＝１）こなると、トランスファゲート２
，８はオフし４，６がオンするから、ＣＢのデータは接
続点りの容量ＣＤに移されるとともにインバーターで再
反転されて出力端子１０に読出される。

このときＤｌはインバータ９で反転されて接続点Ｅにあ
る容量Ｃ８に記憶され、かつ上記容量Ｃ６に記憶された
データはトランスファゲート４から接続点Ａの容量ＣＡ
に再書込みされる。

つまり、出力端子１０からデータＤ１が出力信号として
読出されている間に接続点Ａ−Ｂ→Ｃ−Ａを結ぶ安定記
憶回路が形成されＤｌは保持されることになる。

次にクロックパルスφ＝Ｌ（Ｉ＝０）のタイミングでは
、トランスファゲート２，８がオン、４，６がオフとな
り、接続点Ａの容量ＣＡに新しいデータＤ２が入力端子
１から書込まれ上述した記憶動作を行なうが、このとき
トランスファゲート８がオンしているから、接続点りに
て記憶されていた古いデータＤ１は接続点Ｄ→出出出力
端子ＯＵＴ後続点→Ｄを結ぶ安定記憶回路が形成される
ことによって保持される。

この種のシフトレジスタはクロックパルスφが「１」レ
ベルのときデータが書込まれ、９がｕ１ｖレベルのとき
に読出されるもので、必要な段数だけカスケード接続し
て記憶回路などとして使用される。

ところがこうしたシフトレジスタはクロックパルスφ、
ｖのインバータ１１を含め１８個の構成ＦＥＴ素子数が
必要であるから、集積回路のチップ内での占有面積は大
きく歩留り低下によって製造コストを低くすることがむ
ずかしい。

また個々のＦＥＴのリーク電流は数ｐＡ＝ｎＡ程度とな
っているから、シフトレジスタを構成するＦＥＴ０数は
消費電力の増加に影響し、多数段を接続したものでは電
力量を無視できない程になる。

したがって、更に少ない数のＦＥＴでシフトレジスタを
構成することが強く望まれているところであった。

この発明は、上記の点に鑑みなされたもので、最少の素
子数でかつチップ内での占有面積を小さくし、集積回路
に好適し安価なるシフトレジスタを提供することを目的
としている。

以下、この発明の一実施例を第３図乃頚５図を珍魚して
説明する。

第３図はシフトレジスタの１ビット分を示すもので、正
電源ＶＤＤが印加される電源端子２１ど接地電位ＶＳＳ
との間には、Ｐ形ＦＥＴ２２とＮ形ＦＥＴ２３とを直列
接続してなるインバータ回路２４、Ｐ形ＦＥＴ２５とＮ
形ＦＥＴ２６とを直列接続してなるインバータ回路１ヱ
が直列１に接続されている。

そして各インバータ回路入４゜２ＴはそれぞれＦＥＴ２
２，２３およびＦＥＴ２５゜２６のゲート電極を共通接
続し、入力情報ＩＮが供給される入力端子２８とＦＥＴ
２５，２６のゲート電極とが接続され、さらにインバー
タ回路２４゜２Ｔの接続点はクロックパルスφが供給さ
れるクロック端子２９に接続されφ。

上記インバータ回路２４．２７を構成するＰ形ＦＥＴ２
２と２５はサブストレート（基板）が正電源ＶＤＤ側つ
まりソースと直結されており、またＮ形ＦＥＴ２３と２
６もサブストレートが接地側つまりソースと直結され、
インバータ回路２４．２７の出力端子すなわち各ＦＥＴ
２２，２３，２５，２６のドレインとサブストレートと
の聞は結線せず寄生的にダイオードＤ０゜〜Ｄ４を介在
させることとし、いずれのダイオードＤ０〜Ｄ４も電源
端子２１と接地ＶＳＳとの間で逆極性をなすように構成
されている。

さらに、上記電源端子２１と上記インバータ回路２７の
出力端子との間には、Ｐ形ＦＥＴ３ＧとＮ形ＦＥＴ３１
とを直列接続してなるインバータ回路１１が設けられ、
このインバータ回路３２の入力端子には上記インバータ
回路２４の出力端子が接続されるとともにＦＥＴ３０と
３１との接続点すなわちインバータ回路３２の出力端子
を上記インバータ回路２４の入力端子と接続して閉ルー
プを構成している。

このインバータ回路３２においても、ＦＥＴ３０．３１
のサブストレートはソースと直結されていて、直結され
ていないサブストレート−ドレイン間に寄生的に介在す
るダイオードＤ、、Ｂ６は上記ダイオードＤ０〜Ｄ４の
場合と同様電源ＶＤＤに対して逆極性をなしている。

なお、ここで上記インバータ回路２７とｌλへの接続点
Ａ、インバータ回路２４と３２との接続点をＢ１インバ
ータ回路３２と２４との接続点をＣとし、また各ＦＥＴ
のゲート容量あるいは、ソース、ドレインの拡散容量を
図中破線にて示している。

しかして、前記インバータ回路３２の出力端子すなわち
接続点Ｃには、Ｐ形ＦＥＴ４２とＮ形ＦＥＴ４３とを直
列接続してなるインバータ回路４４の入力端子が接続さ
れ、このインバータ回路４４はＰ形ＦＥＴ４５とＮ形Ｆ
ＥＴ４６とを直列接続してなるインバータ回路４Ｔと直
列に接続され前記電源端子２１と接地電位ＶＳＳとの間
に配置される。

そしてこれらインバータ回路４４と４７の接続点は前記
クロック端子２９と接続されている。

さらに上記インバータ回路４４の出力端子と接地電位と
の間には、Ｐ形ＦＥＴ５０とＮ形ＦＥＴ５１とを直列接
続してなるインバータ回路５２が設けられ、このインバ
ータ回路５２の入力端子には上記インバータ回路４７の
出力端子が接続されるとともにＦＥＴ５０と５１との接
続点すなわちインバータ回路５２の出力端子を出力信号
の出力端子５３としかつ上記インバータ回路４７の入力
端子と接続して閉ループを構成している。

これらインバータ回路４４．４７．５２においても、各
ＦＥＴのサブストレートはソースと直結されていて、直
結されていないサブストレート−ドレイン間に寄生的に
介在するダイオードＤ７〜Ｄ１２はそれぞれ電源ＶＤＤ
−接地間で逆極性をなしている。

また上記インバータ回路４４と５２との接続点、４Ｔと
５２との接続点をそれぞれり、Ｅとし、各ＦＥＴのゲー
ト容量あるいはソース、ドレインの拡散容量は図中破線
にて示している。

第４図は上記実施例のシフトレジスタを具体的に５ＯＳ
（シリコンオンサファイヤ）のＭＯ８型集積回路で構成
した場合の断面構造図である。

図中５６はサファイヤ基板であり、この基板上に例えば
ヘテロエピタキシャル成長させた薄いシリコン層を設け
て、不安部分のシリコンをエツチング除去することによ
り前記ＦＥＴ２２，２３・・・・・・５０゜５１をそれ
ぞれ分離形成している。

なお、基板５６は絶縁基板であればよいからたとえばス
ピネルなども使用され、通常のＭＯＳ ＩＣ，０ＭＯ８
とは異なり個々のトランジスタは小面積内で容易に絶縁
分離されるから回路は小型化し消費電力量も低減する。

図中斜線を施した部分５Ｔはシリコン酸化膜であり、こ
の上にゲート電極、ソース、ドレイン電極あるいは相互
配線などがたとえばアルミニウムなどの金属層によって
形成される。

また図中破線で示す様に、それぞれのＦＥＴのサブスト
レートとドレインとの間にダイオードＤ１〜Ｄ１２が介
在するのは、サブスレートとソースの領域をたとえば基
板５６の面上であるいはＦＥＴの側面部で導電体を用い
て結線することによって寄生的に形成されてくるからで
ある。

なお、この第４図では、ＦＥＴ、各端子類をすべて第３
図と対応させて同一符号で示しており、配線関係も同時
に模式的に示している。

第５図ａ、ｂは、上記実施例のシフトレジスタの動作説
明図であり、ａは論理記号図、ｂは各点の動作電圧波形
図である。

同図ａの６個のインバータ回路は前記第３図で用いた符
号すなわち２４２７．３２，４４，４７，５２を付け、
同図すに於てクロック端子２９に供給されるクロックパ
ルスφ、入力情報ＩＮ、各接点接点Ｅの電圧波形、出力
信号ＯＵＴを示している。

これら第５図ａ。ｂを参照してこの発明のシフトレジス
タの動作を説明する。

まず、入力端子２８に「０」レベルの入力情報がある場
合について考える。

クロックパルスφが「１」レベルのタイミングでは、Ｆ
ＥＴ２５がオンするとともにＦＥＴ２３はオフし、イン
バータ回路２７の出力端子すなわち接続点Ａの電位は「
１」となりかつ接続点Ｂは接続点Ｃの電位にかかわりな
くダイオードＤ２が順方向にバイアスされることによっ
て「１」レベルとなる。

なお接続点Ｃの電位は、インバータ回路且２の第２制御
端子すなわち接続点Ａがｕｌｖレベルであるからダイオ
ードＤ６によって「１」レベルとなる。

クロックパルスφが「０」レベルになると、ＦＥＴ２３
がオンするからインバータ回路２４の出力端子すなわち
接続点Ｂは「０」レベルに反転する。

そして同時に接続点Ａの電位もダイオードＤ３によって
放電されるから「１」レベルから「０」レベルに反転す
る。

したがって、インバータ回路３２はＦＥＴ３Ｇがオンし
ＦＥＴ３１がオフするから接続点Ｃの電位を「１」レベ
ルに保ち、インバータ回路λＡとともに安全記憶回路を
なす。

つまリークロックパルスφが「０」ならば入力情報ＩＮ
と無関係に接続点Ｂ、Ｃでの電位は保持される。

そして再びクロックパルスφがｕ１ｖレベルになった時
、各接続点Ａ、Ｂ、Ｃは最初の状態つまりそれぞれが「
１」レベルの電位になるから、接続点Ｃは「ｌ」レベル
に決まる。

ここでインバータ回路４４．４７．５２について考える
と、クロックパルスがφ＝０のときＦＥＴ４３はオン、
ＦＥＴ４２はオフしてインバータ回路４４の出力端子す
なわち接続点りの電位は「０」レベルとなる。

そして接続点りが「０」クロックパルスφも「０」レベ
ルであると、インバータ回路４７゜５２の出力端子すな
わち接続点Ｅと出力端子５３とはそれぞれダイオードＤ
９ｔＩｔｔによって放電されつるからいずれも「０」レ
ベルとされる。

クロックパルスφが「１」レベルになると、ダイオード
Ｄ８が順方向にバイアスされた状態になり接続点りは「
１」レベルに反転する。

そして同時にインバータ回路４ＴのダイオードＤ、は逆
バイアスとなるが出力端子５３に「０」レベルの信号が
あるためＦＥＴ４５がオンするので、インバータ回路４
７の出力端子すなわち接続点Ｅの電位も「０」レベルか
ら「ｌ」レベルに反転する。

したがってインバータ回路５２はＦＥＴ５０がオフしＦ
ＥＴ５１がオンするからひきつづき出力端子５３の電位
を「０」レベルに保つ。

つまり、入力情報ＩＮが「０」のとき接続点Ｃが「１」
レベルに保たれれば、クロックパルスφの電位と関係な
く出力端子５３の電位は保持される。

そして再びクロックパルスφが１０」レベルになった時
、各接続点り。

Ｅおよび出力端子５３は最初の状態つまりそれぞれが「
０」レベルの状態に戻るが、接続点Ｃの電位が変化して
いればこれに応じて接続点りの電位は「１」レベルの状
態を保持するし、したがって出力端子５３にはデータ「
１」が出力信号として伝達されることになる（１６のタ
イミング）が、ここでは１４（あるいは１．）のタイミ
ングまですなわち入力情報がＩＮ＝０のときを考えてい
るから出力端子５３はクロックパルスφにかかわらｒＯ
ｖレベルを保つ。

次に、入力端子２８に「１」レベルの入力情報がある場
合について説明する。

クロックパルスφが「１」レベルのタイミングでは、Ｆ
ＥＴ２５がオフするとともにＦＥＴ２６がオンし、イン
バータ回路２Ｔの出力端子すなわち接続点Ａの電位はク
ロッツクパルスφと関係なく「０」レベルにあり、かつ
接続点Ｂは接続点Ｃの電位にかかわらずダイオード込に
よって「１」レベルとなる。

したがってインバータ回路３２の出力端子には、ＦＥＴ
３０がオフ、ＦＥＴ３１がオンすることにより「０」レ
ベルの電位が得られる。

その後、クロックパルスφが「０」レベルになつた時も
、インバータ回路２Ｔの出力端子すなわち接続点Ａの電
位は「０」レベルに維持されるから、接続点ＣもｒＯＪ
レベルに保たれ、ＦＥＴ２２がオンして接続点Ｂも「１
」レベルに保たれる。

そして、再びクロックパルスφがｒｌＪレベルになると
き接続点Ｃは「０」レベルを保持するから、インバータ
回路２４．３２は閉ループにおいて安定記憶回路をなす
。

接続点Ｃが「０」レベルを保持するとき、インバータ回
路４４，４７゜５２について考えると、クロックパルス
がφ＝０のときＦＥＴ４２がオン、ＦＥＴ４３がオフし
て接続点りは「１」レベルの電位になる。

またインバータ回路４７はダイオードＤ、が順方向にな
って、接続点Ｅを「０」レベルにし、その結果ＦＥＴ５
０をオン、ＦＥＴ５１をオフするから出力端子５３には
接続点りの「１」レベルがあられれる。

φ＝１になると、接続点りはダイオードＤ８によって「
１」レベルを保持し、また出力端子５３がｕｌｖだから
ＦＥＴ４５がオフ、ＦＥＴ４６がオンして接続点Ｅを「
０」のままとし、したがって出力端子５３も「１」を保
持する。

つまりインバータ回路４７．５２は安定記憶回路を形成
する。

ところで、今入力情報ＩＮが「０」から「１」にかわる
タイミングｔ４を考えると、クロックパルスφは「１」
から「０」になるから接続点Ａが「０」レベルに反転す
ると同時に接続点ＢもＦＥＴ２３がオンすることによっ
て「０」に反転する。

したがってダイオードＤ６は逆バイアスになるがＦＥＴ
３Ｑがオンし接続点Ｃは「１」に保たれる。

ところが、次にクロックパルスがφ＝１になるタイミン
グｔ、では接続点Ａは「０」のままであるがダイオード
Ｄ２によって接続点Ｂが「１」に反転し、このため接続
点Ｃは「０」に反転する。

したがって、インバータ回路２４，２７．３２で構成し
たシフトレジスタは、入力情報ＩＮるクロックパルスφ
の半周期に対応する半ビット分だけ記憶し遅延した出力
信号を得るものであって、同様にインバータ回路４４．
４７．５２で構成したシフトレジスタでもｔ、〜ｔ６の
タイミングで安定記憶回路が形成されるからＡｔ６の時
点で上記入力情報（ｔ４で入力した「０」→「１ｊ）が
１ビツト遅延した出力信号として出力端子５３にあられ
れる。

このように前段の各接続点Ａ、Ｂ、Ｃではクロックパル
スφ−１のとき入力情報ＩＮを接続点Ｃまで伝え、φ＝
０のとき安定回路形成によってデータを一定期間保持す
る。

そして後段の接続点り、Ｅおよび出力端子５３はφ＝０
のとき接続点Ｃの保持するデータを端子５３に伝え、φ
＝１のとき安定回路形成によりこのデータを一定期間保
持する。

したがって、こうしてφ−１のときに人力情報が接続点
Ｂ−Ｃ−Ｈの安定記憶回路に記憶されφ＝０のときに出
力端子５３からデータを出力するとともに端子５３→接
続点Ｅ→端子５３の安定記憶回路で記憶されるから、１
ビツトのシフトレジスタ（いわゆる遅延形フリップフロ
ップ）が構成されていることがわかる。

なお、上記実施例のシフトレジスタは、第４図に示した
通り、５Ｏ８−ＩＣとして実現されたものであるが、た
とえばＮ形半導体基板上に選択拡散技術によって１２個
のＦＥＴを構成した相補形集積回路としても実現される
ものである。

ただし、すべてのＦＥＴのサブストレートを共通にした
場合こは、第６図に示すダイオードＤ１２ｓＤ１３ｓＤ
１６゜Ｄ１８ｔＤ１９ｊＤ２１は寄生的に形成されると
は限らないから、別途選択拡散によって形成してやる必
要がある。

ここで第６図は、第３図とほぼ同一の構成であるからＦ
ＥＴ２３，２５，３１，４３゜４５．５１のドレイン−
ソース間に形成したダイオード以外については同一の参
照符号を用い、説明は省略する。

以上説明したこの発明の実施例は、１２個のＦＥＴとこ
れらに寄生するダイオードあるいはドレイン−ソース間
を接続する［Ｃ形式したダイオードとを組合わせること
により１ビツトのシフトレジスタとして動作するもので
あり、従来のＦＥＴ２によるシフトレジスタにくらべる
と、素子数で２５％の低減がはかれ、またクロックパル
スφを一本だけしか用いていないから７を得るためのイ
ンバータ回路やそのための配線が不要となり、−ビット
あたりの占有面積は大幅に縮小される。

したがって、素子数が減ることによって消費電力の低減
がはかれるし、面積縮小によって集積回路のコストの低
減も期待される。

第Ｔ図ａは第３図実施例と同様に構成したシフトレジス
タの１ビツト分を示す論理記号図である。

ただし、前段の半ビットと後段の半ビットとは互いに異
なるクロックパルスφ１と＜２とを供給するようにして
、前段、後段での安定記憶期間が等しくなるようにして
いる。

すなわち第７図すにその動作波形を示す様に、クロック
パルスφ１とφ２とは１８０°の位相差をもちかつφ２
を反転させたｖ２を用いている。

第８図ａ、ｂは他の実施例であり、ここでは前段の半ビ
ットのシフトレジスタと後段のそれとは全く同一の構成
であるが供給されるクロックパルスはφと岡とを用いて
いる。

第９図ａ、ｂは第８図のものと同一の構成をなしている
が、供給されるクロックパルスを前段にφ１、後段にφ
２と互いに異なるものとしている。

第１０図ａ、ｂの実施例は第３図実施例における前段と
後段の半ビツトシフトレジスタを前後入れかえた構成の
ものを接続したシフトレジスタであり、入力情報ＩＮは
第２のインバータ回路２Ｔに供給されまたクロックパル
スφのかわりに７を用いて動作させるようにしたもので
ある。

第１１図ａ、ｂは上記第１０図のシフトレジスタと同ｔ
に１ビツトシフトレジスタが形成されているが、前段と
後段とに互いに異なるクロックパルスｄ１とφ２とを供
給するようにしている。

第１２図ａ、ｂは前、後段が同一の構成をもつシフトレ
ジスタであり、前段の半ビット分にクロックパルスφを
、後段にφを供給している。

第１３図ａ、ｂは第１２図のものと同一の構成をなして
いるが、供給されるクロックパルスは前段半ビットに対
して、φい、後段半ビットに対してφ２と互いに異なる
ものが供給されている。

第１４図ａは上述したシフトレジスタと同様１ビツトの
シフトレジスタを構成しており、ここでは後段半ビット
のシフトレジスタとして第１〜第３のインバータ回路４
４，４７．５２の他に第４のインバータ回路５８が使用
され構成されている。

この第４のインバータ回路５８は第３のインバータ回路
５２の出力端子と第１のインバータ回路４７の入力端子
との間にあって、第３のインバータ回路５２＼らの出力
信号を反転するものであるＪなお、この場合出力信号Ｏ
ＵＴは出力端子５３を第４のインバータ回路５８と接続
して得るようにしているが、第３のインバータ回路５２
の出力端子から反転したままの出力信号ＯＵＴを得るよ
うにするものであってもよい。

第１５図ａ、ｂは第１４図実施例における前段と後段の
半ビツトシフトレジスタを前後入れかえて接続したシフ
トレジスタを示しており、第４のインバータ回路３３の
出力信号りを後段の第２のインバータ回路４４に供給す
るようにして、前後段ともにクロックパルスφで動作さ
せている。

第１６図ａ、ｂは後段の半ビツトシフトレジスタにおい
て第３、第４、第２のインバータ回路５２．５８．４４
が閉ループを形成する様に接続されたシフトレジスタで
あり、同図すの動作波形図から上述した各実施例と同様
に入力情報ＩＮが１ビツト遅延され出力信号ＯＵＴとし
て得られることがわかる。

なお、上記第７図乃至第１６図の各実施例は、第５図に
おいて説明した実施例から動作は容易に理解されるもの
であり、動作波形図の説明は省略する。

第１７図ａ−ｈは上述した実施例の構成を一括して図示
しており、クロック端子に供給されるクロックパルスは
各回毎に二通りが可能である。

もちろんこの発明の実施例はこうした組合せによる１ビ
ツトシフトレジスタに限定されるものではない。

第１８図ａはこの発明のシフトレジスタの変形例であり
、第３図の実施例に於てリセット端子π。

Ｒを付加したものである。

すなわち、第３のインバータ回路３２（および５２）の
ＦＥＴ３０（５１）と並列接続されたＰ形ＦＥＴ３０’
（５１′）のゲート電極と、第３のインバータ回路３２
（５２）の第２制御端子と第２のインバータ回路２７（
４４）の出力端子との間に介在するＮ形ＦＥＴ３σ′（
５１〃）のゲート電極とが、上記リセット端子π（Ｒ）
と接続され、リセット信号によって接続点Ｃ（出力端子
５３）の電位を即時に反転するようにしており、第１８
図すに論理記号図、同図Ｃにその動作波形説明図を示し
ている。

第１９図には、第１７図すのシフトレジスタをＮ段接続
してＮビットシフトレジスタを構成したものが示されて
いる。

もちろん、第１Ｔ図に示される各シフトレジスタのいず
れによっても構成することができ、演算装置の記憶回路
などに応用される。

第２０図は同様にＮビットシフトレジスタであるが、こ
こでは各段のシフトレジスタにリセット信号が供給され
るようになっていて、出力信号「Ｏ」にリセットするこ
とが可能である。

また、図示されていないがセット信号をこのシフトレジ
スタに供給するようにもできる。

以上詳述したようにこの発明によれば、乗少磯ＦＥＴ６
個によって半ビツト遅延した出力信号を得られ、消費電
力を低減化しかつ安価な集積回路としてシフトレジスタ
を提供することができる。

なお、この発明はここで述べた実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々に変形して
実施されるものである。

【図面の簡単な説明】

第１図は従来のＦＥＴによるシフトレジスタの１ビット
分を示す回路図、第２図は第１図のシフトレジスタの動
作波形説明図、第３図はこの発明のシフトレジスタの一
実施例を示す回路図第４図は同実施例回路の一構成例を
示す断面説明図、第５図ａ、ｂは同実施例回路の論理記
号図および動作波形図、第６図はこの発明の他の実施例
を示す回路図、第７図〜第１６図はこの発明の他の実施
例の論理記号図および動作波形図、第１７図ａ〜ｈは各
実施例の論理記号図、第１８図ａ、ｂ、ｃはこの発明の
更に他の実施例を示す回路図論理記号図、および動作波
形図、第１９図、第２０図はそれぞれｎビットシフトレ
ジスタを示す論理記号図である。 ２４．４７・・・・・・第１のインバータ回路、２Ｔ。 ４４・・・・・・第２のインバータ回路、３２，５２・
・・・・・第３のインバータ回路、３３．５８・・・・
・・第４のインバータ回路。

Claims (1)

【特許請求の範囲】
1. １−導電型の絶縁ゲート電界効果トランジスタ（以降、
   ＦＥＴと略記する）を反対導電型のＦＥＴと直列に接続
   し、この直列回路両端に位置するそれぞれのＦＥＴのソ
   ース電極をそれぞれ第１、第２制御端子とするとともに
   各ＦＥＴのゲート電極を共通接続して入力端子とし、各
   ＦＥＴの接続点を出力端子とするインバータ回路を形成
   し、第１、第２のインバータ回路をＦＥＴの導電型が交
   互するように直列に接続し、第３のインバータ回路の第
   １制御端子は上記第１のインバータ回路の第１制御端子
   と接続するとともに第２制御端子は上記第２のインバー
   タ回路の出力端子と接続し、かつ第３のインバータ回路
   の入力端子を上記第１のインバータ回路の出力端子と接
   続し、さらに上記第１のインバータ回路と第２のインバ
   ータ回路との接続点にクロックパルスを供給するととも
   に上記第１あるいは第２のインバータ回路の入力端子に
   入力情報を供給し、また上記第３のインバータ回路の出
   力端子を上記第１あるいは第２のインバータ回路のうち
   上記入力情報が供給されていないインバータ回路の入力
   端子と直接にあるいは第４のインバータ回路を介し接続
   して閉ループを形成するとともに、これら第１乃至第３
   のインバータ回路の各出力端子と第１あるいは第２制御
   端子との間に形成されるダイオードを利用して上記第３
   あるいは第４のインバータ回路の出力端子から上記入力
   情報を上記クロックパルスの半周期に対応する半ビット
   分だけ遅延させた出力信号を得るようにしたことを特徴
   とするシフトレジスタ。