JPH0366123A - 半導体集積回路装置及びその形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に半導体基板
の外縁部にガードリング部及びスクライブ領域を有する
半導体集積回路装置に適用して右動な技術に関するもの
である。

− 〔従来の技術〕 半導体集積回路装置の高集積化に伴い、素子間を接続す
るアルミニウム配線の配線幅が細くなって来ている。こ
のアルミニウム配線の配線幅が細くなると、アルミニウ
ムの結晶粒のサイズがアルミニウム配線の配線幅に近く
又はそれより大きくなるので、アルミニウム配線幅方向
に結晶粒界が横断し、このアルミニウム配線はストレス
マイグレーションによって断線する。そこで、アルミニ
ウム配線は、このアルミニウム配線の下層の層間絶縁膜
との間にアルミニウムの結晶粒の成長を抑制する金属膜
例えばＴｉＷ　　（チタンタングステン）ことによって
、前記アルミニウム配線のストレスマイグレーションに
よる断線を防止する方法が提案されている。

しかし、ＴｉＷ膜は、半導体領域（特にｐ型半導体領域
）との仕事関数差が大きいので、アルミニウム配線と半
導体領域との間にＴｉＷ膜を直接介在させた場合には、
アルミニウム配線と半導体領域との間を良好なオーミッ
ク接触に形成することができなくなる。そこで、前述の
積層構造のアルミニウム配線のＴｉＷ膜と半導体基板と
の間に、両者間の仕事関数差を小さくする金属膜、例え
ばＰｔＳｉ　（白金シリサイド）膜を介在させている。

一方、ＭＩＳＦＥＴを備えた半導体集積回路装置（半導
体チップ）では、外周部のポンディングパッドが設けら
れている領域と最終端（スクライブ領域）との間の領域
（半導体・基板の外縁部）に、ガードリング部が設けら
れている。このガードリング部は、素子間分離絶縁膜で
周囲を規定された半導体基板の主面に形成された半導体
領域で構成されている。このガードリング部は、半導体
基板への電位供給やＮａ＋イオン等の金属汚染物質の捕
獲を目的として、例えば接地電位を供給している。

このガードリング部での接地電位の給供は、半導体基板
の内部の活性領域に設けられているＭＩＳＦＥＴのソー
ス領域又はドレイン領域を構成する半導体領域に接続さ
れるアルミニウム配線と同一工程で形成されたアルミニ
ウム配線で行なってい４ る。このアルミニウム配線は、前述したＴｉＷ膜を下地
金属膜とする積層構造で構成されている。

この接地電位を供給するアルミニウム配線（以下単に積
層配線という）をガードリング部の半導体領域の主面に
接続するための開口は、前記ＭＩＳＦＥＴのソース領域
又はドレイン領域を構成する半導体領域に前記積層配線
を接続するための開口を形成する工程と同一工程で形成
されている。ここで、前述したように、この積層配線と
半導体領域との間には、両者間の接続を良好なオーミッ
ク接触にするためにＰｔＳｉ膜が介在している。このた
め、前記ガードリング部に形成された開口内において露
出された半導体領域の主面にも、このＰｔ５ｉ膜が形成
されている。

また、半導体基板の最終端と半導体基板内部のＭＩＳＦ
ＥＴが設けられた活性領域との間において、前記積層配
線の下地の層間＃ｌ縁膜の一部を除去し、Ｎａ″″イオ
ン等の金属汚染物質が半導体基板の最終端から前記半導
体基板内部の活性領域に層間絶縁膜と素子間分離絶縁膜
との界面を伝って侵入する侵入経路を遮断している。こ
の眉間Ｍ縁膜の一部の除去は、前記積層配線を接続する
ための開口を形成する工程と同一工程で行なわれている
。

また、スクライブ領域（スクライブ時に切断される領域
）に前記積層配線が設けられている場合には、目詰まり
等、スクライブ工程で使用されるダイヤモンドカッタを
損傷する。このため、前記ガードリング部の半導体領域
の主面に接続される積層配線のスクライブ領域側の端部
とスクライブ領域との間には、所定間隔の空領域が設け
られている。

また、ドライエツチング技術が一般に普及する以前は、
前記ＭＩ　５ＦＥＴのソース領域及びドレイン領域に配
線（前述の積層配線に相当する）を接続するため層間絶
縁膜に開口を形成するパターンニングを、ウェットエツ
チングで行なっていた。

この層間１！４１Ａｍ膜をウェットエツチングする際に
は、半導体基板の主面を露出させた時点において、エツ
チングの終点を判断していた。このエツチングの終点の
判断は、開口面積の大きな前述のガード５ ＝６− リング部又はその近傍の半導体領域の一部を露出するこ
とにより行なっていた。

このように、前記半導体基板の外縁部（前記ガードリン
グ部分）においては、まず、積層配線の下層の眉間結縁
膜に形威される開口は、接地電位の供給、金属汚染物質
の侵入経路の遮断等の目的で形成されている。この開口
内において露出されたガードリング部の半導体領域の主
面には、ｐｔＳｉ膜が形成されている。このＰ　ｔ　Ｓ
　ｉ膜は、前記積層配線とガードリンク部の半導体領域
の主面とを接続している。そして、この積層配線は、ス
クライブ時のダイヤモンドカッタの損傷防止のために、
前記開口内において露出された半導体基板の主面全面を
覆わず、この露出された半導体基板の主面のスクライブ
領域側を除く一部分のみを覆っている。

〔発明が解決しようとする課題〕

しかしながら、本発明者は、前述の半導体集積回路装置
の不良解析の結果、以下のような問題点を見出した。

前記積層配線のパターンニングは、高集積化に伴ってパ
ターン精度を向上させるために、ウエツ１へエツチング
からドライエツチングで行なわれるようになっている。

この積層配線をドライエツチングでパターンニングする
工程では、塩素系のガスが使用される。このガス中の塩
素は、ドライエツチング後にも、パターンニングされた
積層配線の側壁に残存するので、この塩素を洗浄工程に
よって除去する必要がある。この洗浄工程で、半導体基
板の外縁部に形威された開口内において露出された半導
体基板の主面に形成されているＰｔＳｉ膜、積層構造の
アルミニウム配線の夫々が同一洗浄液（水溶液）中に露
出する。この結果、この外縁部の開口内のＰｔＳｉ膜と
同一の電位（例えば接地電位）となる積層構造のアルミ
ニウム配線とは、前記水溶液を介在させて導通状態にな
る。ここで、水素の標準電極電位をＯ［Ｖ］としたとき
のアルミニウムの標準電極電位は１．６６［Ｖ］であり
、ＰＬの標準電極電位は−１，２２［Ｖ］である。つま
り、アルミニウムとｐｔとの標準電極電位差が大一 きいために、同一水溶液中に露出された積層配線のアル
ミニウムと、前記外縁部の開口内のＰｔとの間で電池作
用が発生する。この結果、積層配線特に前記ガードリン
グ部の半導体領域に接続される積層配線及びそれと同一
電位が印加されている積層配線（内部電源配線）のアル
ミニウム配線が腐食されるという問題があった。

本発明の目的は、半導体集積回路装置において、配線の
腐食を防止し、配線の信頼性を向上することが可能な技
術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

（１）下地層間絶縁膜の表面上にその表面側からアルミ
ニウム膜の結晶粒の成長を低減する金属膜（例えばＴｉ
Ｗ膜）とアルミニウム膜とを積層して形成した積層配線
を、半導体基板の外縁部（ガードリング部）の前記下地
層間絶縁膜に形成した開口を通して、前記積層配線の金
属膜と半導体基板との仕事関数差を小さくする金属膜（
例えばＰｔ５ｊＲＩ）を介在させて、前記開口内の全域
において半導体基板の主面に接続する。

（２）半導体基板の主面上の全面に下地層ｒＪＪ＃８縁
膜を形成する工程と、前記半導体基板の外縁部の下地層
間絶縁膜に開口を形威し、前記半導体基板の主面を露出
する工程と、該開口内の露出された半導体基板の主面上
に、アルミニウムの結晶粒の成長を低減する金属膜と半
導体基板との仕事関数差を小さくする金属膜を形成する
工程と、該仕事関数差を小さくする全屈膜上を含む、前
記下地層間ｆＭＡＲ膜の全表面」二にその表面側から前
記アルミニウムの結晶粒の成長を低減する金属膜とアル
ミニウム膜とを積層した積層膜を形成する工程と、前記
積層膜をドライエツチングによってパターン精度グし、
少なくとも前記開口内の全域を覆う積層配線を形成する
工程とを備える。

０ 〔作　　用〕 前述した手段（１）又は（２）によれば、ドライエツチ
ング後の塩素除去のための洗浄工程において、同一水溶
液中にアルミニウムとＰｔとが露出しなくなるので、ア
ルミニウムとｐｔとの電池作用は発生しなくなり、積層
配線のアルミニウムの腐食は防止される。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて具体的に説明する
。

なお、実施例を説明するための全回において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

［実施例Ｉ］ 本発明の実施例Ｉの半導体集積回路装置の概略構成を、
第２図（要部平面図）を用いて説明する。

なお、第２図では、各半導体チップ３０を切り離す前の
状態（スクライブ工程前のウェーハ状態）を示している
。

第２図に示すように、ウェーハ２５上には、複数の半導
体チップ（半導体基板）３０が設けられている。このウ
ェーハ２５及び半導体基板３０は、例えば単結晶珪素で
構成されている。各半導体基板３０間には、スクライブ
領域２６（第２図中斜線を施した領域）が設けられてい
る。このスクライブ領域２６をスクライブ工程で切断す
ることによって、各半導体基板３０を切り離している。

前記スクライブ領域２６は、半導体集積回路装置の完成
時（スクライブ工程後）には、残存しない。

実施例■の半導体集積回路装置は、相補型ＭＩＳＦＥＴ
で構成される論理回路を搭載している。

この相補型ＭＩＳＦＥＴで構成される論理回路は、半導
体基板３０内部の活性領域（第２図中、二点鎖線で囲ま
れた領域内）２７に設けられている。この半導体基板１
内部の活性領域２７の周囲には、複数のポンディングパ
ッド２８が設けられている。このポンディングパッド２
８が設けられている領域から、前記半導体基板３０の最
終端（スクライブ領域）までの領域（外縁部：第２図中
、破線と半導体基板３０の最終端との間の領域）には、
ガードリング部１ ２− ２９が設けられている。

次に、実施例Ｉの半導体集積回路装置の外縁部及び活性
領域２７の構成を、第工図（第２図のＩＩ線で切った要
部断面図）を用いて説明する。

第１図の左側に示すように、実施例■の半導体集積回路
装置は、半導体基板１内部の活性領域２７にｐチャネル
ＭＩＳＦＥＴＱｐ、図示しないｎチャネルＭ　Ｉ　Ｓ　
Ｆ　Ｅ　Ｔ　Ｑ　ｎ等を備えている。また、同第１図の
右側に示すように、前記実施例Ｉの半導体集積回路装置
は、ポンディングパッド２８が配置されている領域から
スクライブ領域２６までの間にガードリング部２９を備
えている。

まず、半導体基板１内部の活性領域２７内に設けられて
いるｐチャネルＭＩＳＦＥＴＱＰの構成から説明する。

前記第１図の左側に示すように、ｐチャネルＭＩＳＦＥ
ＴＱｐは、半導体基板１の非活性領域の主面に選択的に
設けられた素子間分離絶縁膜４で周囲を規定された領域
内において、ｐ−型半導体基板１の主面部に設けられた
ｎ−型ウェル領域２の主面に設けられている。

前記ｐチャネルＭＩＳＦＥＴＱＰは、前記ｎ−型ウェル
領域２の主面に設けられたゲート絶縁膜５、このゲート
絶縁膜５上に設けられたゲート電極６、このゲート電極
６に対して自己整合で設けられたソース領域とドレイン
領域を構成する一対のｐ型半導体領域８、及び前記ゲー
ト電極６の側壁のサイドウオールスペーサ９を介在させ
て前記ゲート電極６に対して自己整合で設けられたソー
ス領域とドレイン領域を構成する一対のＰ゛型半導体領
域１１等から構成されている。

前記ゲート絶縁膜５は、例えば基板を熱酸化することに
よって形成された酸化珪素膜で構成されている。

前記ゲート電極６は、例えば多結晶珪素膜で構成されて
いる。このゲート電極６を構成する多結晶珪素膜には、
抵抗値を低減するために不純物が導入或いは拡散されて
いる。このゲート電極６の周囲には、このゲート電極６
を構成する多結晶珪素膜を熱酸化することによって形成
された酸化珪１３− ４ 素１摸でａ或される、絶ｍ膜７が設けられている。

前記ソース領域及びドレイン領域は、一対のｐ型半導体
領域８と一対のＰ゛型半導体領域１工から構成されてい
る。つまり、ソース領域とトレイン領域は、ＬＤＤ　（
Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｊｎ）　構造にな
っている。

前記ソース領域及びドレイン領域を構成する一対のＰ゛
型半導体領域１１には、周間絶縁膜１２に設けられた開
口１３を通して、積層配線１５が接続されている。前記
積層配線１５は、半導体基板１の主面側から、例えばＴ
ｊＷ膜１５ａ、アルミニウム膜１５ｂの夫々を順次積層
した積層膜で構成されている。

この積層膜を構成するアルミニウム膜１５ｂは、例えば
０．５［ｗｔ％コ程度の銅及び１　、　Ｏ［ｗｔ％］ｆ
’ｉｔ度の珪素を含有するアルミニウム合金膜で構成さ
れている。前記ＴｉＷ膜１５ａは、例えば１０［れ％］
程度のＴｉを含有している。前記ＴｊＷ膜１５ａは、前
記積層配線１５を構成するアルミニウム膜１５ｂの結晶
粒の成長を低減（小さく）する目的で設けられている。

従って、このＴｉＷ膜１５ａを設けたことにより、前記
アルミニウム膜１５ｂの配線幅よりも結晶粒のサイズを
小さくし、この結晶粒界がアルミニウム膜１５ｂの配線
幅方向を横断しないので、前記アルミニウム膜１５ｂの
ストレスマイグレーションによる切断を低減することが
できる。前記積Ｎｉ１ｌ［！線！５のＴｉＷ膜１５ａと
、前記ｐ゛型半導体領域１１どの間には、両者間の仕事
関数差を小さくする金属、例えばＰｔ５ｊ膜１４を設け
ている。　このｐｔＳｉ膜１４は、前記開口１３内で露
出されたｐ゛型半導体領域１１の主面上だけに選択的に
設けられている。

このＰｔＳｉ膜１４を前記積層配線１５と前記ｐ゛型半
導体領域１１との間に介在させたことにより、前記積層
配線１５とｐ゛型半体領域１１との間を良好なオーミッ
ク接触に形成することができる。

前記層間糺縁膜１２は、例えば高温、低圧の条件でＣＶ
Ｄ法によって堆積した酸化珪素膜、この酸化珪素膜の上
層に堆積したＰＳＧ　（Ｐｈｏｓｐｈｏ　５ｉ１ｉｃａ
ｔｅ　Ｇ　１ａｓｓ）膜の積層膜で構成されている。

この層間絶縁膜１２を構成する酸化珪素膜は、前記ＰＳ
Ｇ膜中のＰが特にｐ゛型半導体領域１１の主面部５ １６ に漏れることを防止する目的で設けられている。

前記層間舶縁膜１２を構成するＰＳＧ膜は、例えば８０
０乃至９００Ｃ℃］の温度でリフローが施され、表面の
平坦化が図られている。

前記積層配線１５には、この積層配線１５の上層に設け
られている層間＃ＬｆＡ縁膜１６に設けられた開口Ｉ７
を通して、第２層目の配線１８が接続されている。

この第２層目の配線１８は、この構造に限定されないが
、前記積層配線１５と同様な構成の積層膜になっている
。

前記層間Ｍ縁膜１６は、例えばプラズマＣＶＤ法によっ
て堆積した酸化珪素膜、この酸化珪素膜の上層に設けら
れたＳＯＧ　（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜、更に
このＳＯＧ膜の上層にプラズマＣＶＤ法によって堆積し
た酸化珪素膜で構成されている。前記ＳＯＧ膜の上層及
び下層に設けられている酸化珪素膜は、眉間絶縁膜１６
の機械的強度と絶縁耐圧を保つと共に前記ＳＯＧ膜の吸
湿を低減する目的で設けられている。

前記第２層目の配［１８の上層には、パッシベーション
膜１９が設けられている。このパッシベーション膜１９
は、例えばプラズマＣＶＤ法によって堆積した窒化珪素
膜を主体に構成されている。

次に、半導体基板１の外縁部、つまりガードリング部２
９及びその近傍の構成を説明する。

半導体基板１の外縁部には、前述したように、ガードリ
ング部２９が設けられている。このガードリング部２９
は、素子間分離絶縁膜４で周囲を規定され、Ｐ−型ウェ
ル領域３の主面部に設けられたＰ゛型半導体領域１０で
構成されている。また、このガードリング部２９が設け
られたｐ−型ウェル領域３とスクライブ領域２６（第１
図中破線から右側の領域）との間には、ｎ−型ウェル領
域２が設けられている。

このｎ−型ウェル領域２は、例えばスクライブ領域２６
に試験用の素子を設けた場合に、この試験用の素子が設
けられたｐ−型ウェル領域３とガードリング部２９が設
けられたＰ−型ウェル領域３との間を絶縁分離するため
に設けられている。

前記ガードリング部２９であるｐ゛型半導体領域１０と
、前記スクライブ領域２６との間隔は、例えば工〜１８
− Ｏ乃至２０’［μｍ］程度離隔されている。前記ｐ゛型
半導体領域１０には、前記層間絶縁膜１２に設けられた
開口１３を通して積層配線１５が接続されている。

この積層配線１５は、前記ｐチャネルＭｉＳＦＥＴＱｐ
のソース領域及びドレイン領域を構成する一対のｐ°型
半導体領域１！に接続される積層配置１＊１５と同一の
工程で形成されている。このｐ゛型半導体領域１０に接
続される積層配線１５には、例えば接地電位（例えば回
路の基準電位０　［Ｖ］）が印加されている。このｐ゛
型半導体領域１０への接地電位の供給は、Ｖ型ウェル領
域２への電位供給とＮａ”イオン等の金属汚染物質の捕
獲を主目的としている。前記Ｐ゛型半導体領域１Ｇに接
続される積層配線１５の前記スクライブ領域２６側は、
スクライブ工程で目詰まり等ダイヤモンドカッタの寿命
を低下させないために、スクライブ領域２６上から離隔
して設けられている。この積層配線１５の前記スクライ
ブ領域２６側の端部と、前記スクライブ領域２６との離
隔は、例えば１０乃至１５［μｍｌ程度である。

前記積層配線１５を前記ｐ゛型半導体領域１０に接続す
るための開口１３は、また、前記層間絶縁膜１２と絶縁
膜５又は素子間分離絶縁膜４との界面を伝って、Ｎａ”
イオン等の金属汚染物質が半導体基板１の外部から半導
体基板１の内部の活性領域２７に侵入することを防止す
るために設けられている。この間口１３は、前記ｐチャ
ネルＭＩＳＦＥＴＱＰのソース領域又はドレイン領域を
構成するｐ°型半導体領域１１に前記積層配線１５を接
続するための開口１３を層間絶縁膜１２に形成する工程
と同一工程で形成されている。従って、′開口１３内に
おいて露出されたｐ゛型半導体領域１０の主面上には、
前記ｐチャネルＭＩＳＦＥＴＱＰの領域に設けられた開
口１３内において露出されたＰ゛型半導体領域１１の主
面と同様に、ＰｔＳｉ膜１４膜形４されている。また、
前記半導体基板１の外縁部に設けられた開口１３は、前
記ｐ°型半導体領域１０の主面のみではなく、ガードリ
ング部２９とスクライブ領域２６との間に設けられてい
るｎ−型ウェル領域２の主面の一部も露出させる。つま
り、この「型ウェル領域２には、ｐ−型ウェル領域３と
同一の接地電位が供給されている。

１９− ＝２０ この外縁部の開口１３内において露出するｐ°型半導体
領域１０．　ｎ−型ウェル領域２の夫々の主面上には、
ＰｔＳｉ膜１４膜形４られ、このＰｔＳｉ膜１４膜形４
記積層配線１５で覆われている。換言すれば、外縁部の
開口１３の全域は積層配線１５で覆われている。従って
、前記積層配線１５をドライエツチングでパターンニン
グした後の洗浄工８（塩素の除去工程）で、積層配線１
５のアルミニウム膜１５ｂとＰｔＳｉ膜１４膜形４一水
溶液中に露出することはなくなり、電池作用によって積
層配線１５のアルミニウム膜１５ｂが腐食されることは
なくなるので、積層配線１５の断線等を防止し、半導体
集積回路装置の配線の信頼性を向上することができる。

また、前記スクライブ領域２６と、前記半導体基板１内
部の活性領域２７との間の領域において、層間絶縁膜１
６に開口１７、パッシベーション膜１９に開口２０の夫
々が設けられている。この開口１７．２０の夫々は、前
記層間絶縁膜１６、パッシベーション膜１９の夫々の界
面を伝わる金属汚染物質の侵入経路を遮断するためであ
る。

以上説明したように、実施例Ｉの半導体集積回路装置に
おいては１、下地層間絶縁膜１２の表面上にその表面側
からアルミニウム膜１５ｂの結晶粒の成長を低減する金
属膜（ＴｉＷ膜）１５ａとアルミニウム膜１５ｂとを積
層して形成した積層配線１５を、半導体基板１の外縁部
の前記下地層間絶縁膜１２に形成した開口１３を通して
、前記積層配線１５の金属膜（ＴｉＷ膜）１５ａと半導
体基板１（ｐ゛型半導体領域１Ｇ）との仕事関数差を小
さくする金属膜（ＰｔＳｉ膜）１４を介在させて、前記
開口１３内の全域において前記ｐ°型半導体領域ｌＯの
主面に接続している。この構成により、前記積層配線１
５をドライエツチングでパターンニングした後の塩素除
去のための洗浄工程において、積層配線１５のアルミニ
ウム膜１５ｂと、半導体基板１の外縁部の開口１３内に
おいてＰ°型半導体領域１０の主面に形成されたｐｔＳ
ｉｌｌ１４とが同一水溶液中に露出しなくなる。従って
、アルミニウムとｐｔとの間で電池作用は発生しなくな
り、積層配線１５のアルミニウム膜１５ｂが腐食される
ことはなくなる。これにより、半導２１− 体集積回路装置の配線の信頼性を向」ニすることができ
る。

次に、実施例Ｉの半導体集積回路装置の製造方法を、第
３図乃至第７図（製造工程毎に示す要部断面図）を用い
て説明する。

まず、ｐ−型半導体基板１の主面部に、選択的にｎ−型
ウェル領域２を形成する。この後、ｎ−型ウェル領域２
が形成されていない領域において、Ｐ−型半導体基板１
の主面部に、ｐ−型ウェル領域３を形成する。

次に、ｎ−型ウェル領域２、ｐ−型ウェル領域３の夫々
の非活性領域の主面を選択的に熱酸化し、酸化珪素で構
成される素子量分＠絶縁膜４を形成する。

次に、この素子間分離絶縁膜４で周囲を規定された活性
領域内において、ｎ−型ウェル領域２、ｐ型ウェル領域
３の夫々の主面を露出する。この後、熱酸化によって、
第３同に示すように、前記露出されたｎ−型ウェル領域
２．ｐ−型ウエル領域３の夫々の主面にデー１−Ｍ縁膜
５を形成する。

次に、半導体基板１の全面に導電膜例えば多結晶珪素膜
６をＣＶＤ法によって堆積する。この後、フォトリソグ
ラフィ技術よってこの多結晶珪素膜６をパターンニング
し、ゲート電極６を形成する。

この後、このゲート電極６を構成する多結晶珪素膜を熱
酸化することによって、前記ゲート電極６の周囲に酸化
珪素膜で構成される絶縁膜７を形成する。

次に、ｐチャネルＭＩＳＦＥＴＱＰを形成する領域にお
いて、主に前記ゲル１〜電極６及び絶縁膜７をマスクと
して、ｐ型不純物例えばＢをイオン打ち込みによってｎ
−型ウェル領域２の主面部に導入し、ｐチャネルＭＩＳ
ＦＥＴＱＰのソース領域及びドレイン領域を構成する一
対のｐ型半導体領域８を形成する。従って、この一対の
ｐ型半導体領域８は、前記ゲート電極６に対して自己整
合で形成されている。

次に、半導体ｊｋ板１の全面に、例えば酸化珪素膜をＣ
ＶＤ法によって堆積する。この後、堆積した膜厚に相当
する分、この酸化珪素膜を異方性工３ ＝２４ ッチングによってエツチングし、前記ゲート電極６の側
壁にサイドウオールスペーサ９を形成する。

次に、第４図に示すように、ｐチャネルＭＩＳＦＥＴＱ
ｐを形成する領域において、主に前記ゲート電極６及び
前記サイドウオールスペーサ９をマスクとして、ｐ型不
純物例えばＢをイオン打ち込みによってｎ−型ウェル領
域２の主面部に導入し、ｐチャネルＭＩＳＦＥＴＱｐの
ソース領域及びドレイン領域を構成する一対のｐ゛型半
導体領域１１を形成する。従って、このｐ°型半導体領
域１１は、前記サイドウオールスペーサ９Ｏを介在させ
て、前記ゲート電極６に対して自己整合で形成されてい
る。

このように、ＰチャネルＭＩＳＦＥＴＱｐのソース領域
及びドレイン領域は、前記一対のｐ型半導体領域８と一
対のｐ゛型半導体領域１１で構成され、ＬＤＤ構造にな
っている。

また、この工程で同時に、半導体基板１の外縁部におい
て、Ｐ−型ウェル領域３の主面部にガードリング部２９
を構成するｐ゛型半導体領域１０が形成される。

次に、半導体基板１の全面に、例えば高温、低圧の条件
で、ＣＶＤ法によって酸化珪素膜を堆積する。この後、
この酸化珪素膜の上層に、例えばＰＳＧ膜を堆積し、層
間絶縁膜１２を形成する。

次に、第５図に示すように、フォトリソグラフィ技術に
よって、前記層間＃！！Ａ縁膜１２をパターンニングし
て開口１３を形成する。この間ロエ３を形成することに
よって、前記ＰチャネルＭＩＳＦＥＴＱｐのソース領域
又はドレイン領域を構成するｐ゛型半導体領域１１の主
面、半導体基板１の外縁部のｎ−型ウェル領域２の主面
の一部、及び半導体基板１の外縁部のガードリング部２
Ｓを構成するＰ゛型半導体領域ｌＯの主面の夫々が露出
する。

次に、半導体基板１の全面に、アルミニウムの結晶粒の
成長を低減する金属膜とＰ゛型半導体領域１０．１１の
夫々との間の接触抵抗を低減する金属膜を形成する為に
、例えばｐｔ膜をスパッタリング法によって堆積する。

このＰｔ膜は、例えば２５［ｎｍ１程度の膜厚で堆積す
る。この後、酸素雰囲気中で、４７５［：°Ｃ］程度の
温度で、１０分程度の熱２６ 処理を行なうことによって、前記開口１３内において露
出されたｐ゛型半導体領域１Ｏ１１１の夫々の主面を選
択的にシリサイド化し、Ｐｔ５ｉ膜１４を形成する。こ
の後、前記層間絶縁膜１２上に残存するｐｔ膜を、例え
ば５０［℃コ程度の温度で１５分程度の熱王水処理によ
って除去することにより、第６図に示すように、前記開
口１３内において露出された〆型半導体領域１Ｏ１１１
の夫々の主面にのみ選択的に前記ＰｔＳｉ膜１４を残存
させる。

次に、基板全面にアルミニウムの結晶粒の成長を低減す
る金属膜、例えばＴｉＷ膜１５ａをスパッタリング法に
よって堆積する。このＴｉＷ膜１５ａは、例えば２００
　［ｎｍ：ｌ程度の膜厚で堆積する。

次に、半導体基板１の全面において、　このＴｉＷ　Ｉ
Ｉ　１５　ａの上層に、例えばアルミニウム膜１５ｂを
スパッタリング法によって堆積し、積層膜１５を形成す
る。このアルミニウム膜１５ｂは、例えば５００　［ｎ
ｍｌ程度の膜厚で堆積する。このように、このアルミニ
ウム膜１５ｂの下地金属膜としてＴｉＷ膜１５ａを設け
たことにより、アルミニウムの結晶粒の成長は低減され
るので、アルミニウム膜１５ｂのストレスマイグレーシ
ョンによる断線を低減することができる。この後、第７
図に示すように、この積層配線１５をフォトリソグラフ
ィ技術によってパターンニングし、積層配線１５を形成
する。積層配線１５のパターンニングは、塩素系ガスを
使用するドライエツチングで行なう。この積層配線１５
は、同第７図に示すように、ｐチャネルＭＩＳＦＥＴＱ
ｐのソース領域又はドレイン領域を構成するｐ゛型半導
体領域１１の主面に前記開口１３を通して接続されると
共に、半導体基板１の外縁部において、前記ｐ°型半導
体領域１０の主面及びｎ−型ウェル領域２の主面の一部
に前記開口１３を通して接続される。

このｐ゛型半導体領域１０の主面に接続される積層配線
１５には例えば接地電位が供給され、このｐ°型半導体
領域１０はガードリング部２９を構成する。

次に、半導体基板１の全面に例えばプラズマＣＶＤ法に
よって酸化珪素膜を堆積する。この後、この酸化珪素膜
の上層に、例えばＳＯＧ膜を堆積する。この後、このＳ
ＯＧ膜の上層に５例えば再２７− ２８ 度プラズマＣＶＤ法によって酸化珪素膜を堆積し、層間
絶縁膜１６を形成する。この後、フォトリソグラフィ技
術によって、この層間絶縁膜１６に開口１７を形成する
。この開口１７は、前記積層配置１５に第２層目の積層
配線（１８）を接続するためであり、また、半導体基板
１の外縁部においては、金属汚染物質の侵入経路を遮断
するために形成する。

次に、半導体基板１の全面に、前記積層配線１５と同様
な工程によって、積層配線１８を形成する。

次に、この積層配線１８の上層に、例えばプラズマＣＶ
Ｄ法によって窒化珪素膜を堆積しパッシベーション膜１
９を形成する。この後、このパッシベーション膜１９を
フォトリソグラフィ技術によってパターンニングし、開
口２０を形成する。この間口２０を形成することによっ
て、ポンディングパッド２８を露出する。また、前述し
た金属汚染物質の侵入経路を遮断するために、前記層間
絶縁膜１２及び１６と同様に半導体基板１の外縁部にお
いて、このパッシベーション膜１９に開口２０を形成す
る。

これら一連の工程を順次行なうことによって、前記第１
図に示す、実施例■の半導体集積回路装置は完成する。

以上説明したように、実施例■の半導体集積回路装置は
、半導体基板１の主面上の全面に下地層間絶縁膜１２を
形成する工程と、前記半導体基板１の外縁部の下地層間
絶縁膜１２に開口１３を形成し、前記半導体基板１の主
面を露出する工程と、該開口１３内の露出された半導体
基板ｌの主面上に、アルミニウムの結晶粒の成長を低減
する金属膜（ＴｉＷ膜）１５ａと半導体基板１との仕事
関数差を小さくする金属膜（ＰｔＳｉ膜）１４を形成す
る工程と、該開口１３内の半導体基板１の主面上に形成
された仕事関数差を小さくする金属膜（ＰｔＳｉ膜）１
４上を含む、前記下地絶縁膜１２の全表面上にその表面
側から前記アルミニウムの結晶粒の成長を低減する金属
膜（ＴｉＷ膜）１５ａとアルミニウム膜１５ｂを積層し
た積層膜１５を形成する工程と、前記積層膜１５をドラ
イエツチングによってパターンニングし、少なくとも前
記開口１３内の全域を覆う積層配線１５を形成する工程
とを備えている。この構成に２９− より、前記積層膜１５をドライエツチンクでパターンニ
ングした後の塩素除去のための洗浄工程において、同一
水溶液中にアルミニウム膜１５ａとｐｔＳｉ膜１４膜室
４出しなくなるので、アルミニウムとｐｔとの電池作用
は発生しなくなり、積層配線１５のアルミニウムの腐食
は防止される。これにより、半導体集積回路装置の配線
の信頼性を向上することができる。

［実施例■］ 次に、本発明の実施例■の半導体集積回路装置の概略構
成を、第８図（要部断面図）を用いて説明する。

第８図に示すように、実施例■の半導体集積回路装置は
、前記実施例■の半導体集積回路装置において、半導体
基板工の外縁部の層間絶縁膜１２に形成される開口１３
を大きくし、この間口１３内おいて露出されたｐ°型半
導体領域１０（ガードリング部２９）　、　ｎ−型ウェ
ル領域２の夫々の主面の全面を積層配線１５で覆ったも
のである。

以上説明したように、実施例■の半導体集回装置におい
ては、前記実施例■の半導体集積回路装置と同様な効果
を奏することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る 半導体集積回路装置において、アルミニウム膜の腐食を
防止することにより、配線の信頼性を向上することがで
きる。

【図面の簡単な説明】 第１図は、本発明の実施例■の半導体集積回路装置の概
略構成を示す要部断面図、 第２図は、前記半導体集積回路装置のスクライブ工程前
の概略構成を示す要部平面図、第３図乃至第７図は、前
記半導体集積回路装置を製造工程毎に示す要部断面図、 ３１− ２ 第８図は、本発明の実施例Ｈの半導体集積回路装置の概
略構成を示す要部断面図である。 図中、１・・・ｐ−型半導体基板、２・・・ｎ−型ウェ
ル領域、３・・ｐ−型ウェル領域、４・素子間分離絶縁
膜、５・・・ゲート絶縁膜、６・・・ゲート電極、８・
・・ｐ型半導体領域、１０．１１・・・ｐ゛型半導体領
域、１２．１６・・・層間絶縁膜、１３・・・開口、１
４・・・ＰｔＳｉ膜、１５・・・積層配線、１５ａ・・
・ＴｉＷ膜、１５ｂ・・・アルミニウム膜、２６・・ス
クライブ領域、２９・・・ガードリング部である。

Claims (1)

1. 【特許請求の範囲】 １、下地層間絶縁膜の表面上にその表面側からアルミニ
   ウム膜の結晶粒の成長を低減する金属膜とアルミニウム
   膜とを積層して形成した積層配線を、半導体基板の外縁
   部の前記下地層間絶縁膜に形成した開口を通して、前記
   積層配線の金属膜と半導体基板との仕事関数差を小さく
   する金属膜を介在させて、前記開口内の全域において半
   導体基板の主面に接続したことを特徴とする半導体集積
   回路装置。 ２、前記半導体基板の外縁部の下地層間絶縁膜に形成さ
   れた開口内において半導体基板の主面に接続された積層
   配線には、接地電位が印加されることを特徴とする請求
   項１に記載の半導体集積回路装置。 ３、半導体基板の主面上の全面に下地層間絶縁膜を形成
   する工程と、前記半導体基板の外縁部の下地層間絶縁膜
   に開口を形成し、前記半導体基板の主面を露出する工程
   と、該開口内の露出された半導体基板の主面上に、アル
   ミニウムの結晶粒の成長を低減する金属膜と半導体基板
   との仕事関数差を小さくする金属膜を形成する工程と、
   該仕事関数差を小さくする金属膜上を含む、前記下地層
   間絶縁膜の全表面上にその表面側から前記アルミニウム
   の結晶粒の成長を抑制する金属膜とアルミニウム膜とを
   積層した積層膜を形成する工程と、該積層膜をドライエ
   ッチングによってパターンニングし、少なくとも前記開
   口内の全域を覆う積層配線を形成する工程とを備えたこ
   とを特徴とする半導体集積回路装置の形成方法。