JPH09148326A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH09148326A JPH09148326A JP30284195A JP30284195A JPH09148326A JP H09148326 A JPH09148326 A JP H09148326A JP 30284195 A JP30284195 A JP 30284195A JP 30284195 A JP30284195 A JP 30284195A JP H09148326 A JPH09148326 A JP H09148326A
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Abstract
(57)【要約】
【課題】 配線と保護膜との密着性の向上による耐湿性
の向上。 【解決手段】 最上層がＭｏ層となる多層配線と、前記
多層配線上に設けられる保護膜と、前記保護膜が部分的
に除去されて前記多層配線の表面が露出するボンディン
グパッドとを有する半導体素子（ＧａＡｓＩＣ）であっ
て、前記多層配線と前記保護膜との間には前記Ｍｏ層の
酸化防止を図る酸化防止膜が設けられている。前記多層
配線はＭｏ層／Ａｕ層／Ｍｏ層の３層構造となってい
る。前記酸化防止膜はその形成の段階で前記Ｍｏ層を酸
化させない雰囲気で形成された膜であり、たとえばプラ
ズマシリコン酸化膜（Ｐ−ＳｉＯ膜）となっている。前
記保護膜は多層構造となり、外部の不純物の侵入を防止
する最上層のプラズマシリコン窒化膜（ブロック層）
と、前記ブロック層の下に設けられる応力緩和層として
のリンシリケートガラス膜を有する。
の向上。 【解決手段】 最上層がＭｏ層となる多層配線と、前記
多層配線上に設けられる保護膜と、前記保護膜が部分的
に除去されて前記多層配線の表面が露出するボンディン
グパッドとを有する半導体素子（ＧａＡｓＩＣ）であっ
て、前記多層配線と前記保護膜との間には前記Ｍｏ層の
酸化防止を図る酸化防止膜が設けられている。前記多層
配線はＭｏ層／Ａｕ層／Ｍｏ層の３層構造となってい
る。前記酸化防止膜はその形成の段階で前記Ｍｏ層を酸
化させない雰囲気で形成された膜であり、たとえばプラ
ズマシリコン酸化膜（Ｐ−ＳｉＯ膜）となっている。前
記保護膜は多層構造となり、外部の不純物の侵入を防止
する最上層のプラズマシリコン窒化膜（ブロック層）
と、前記ブロック層の下に設けられる応力緩和層として
のリンシリケートガラス膜を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子およびそ
の製造方法、特にＧａＡｓＩＣ等の製造における配線お
よび電極（ボンディングパッド）の形成技術に適用して
有効な技術に関する。
の製造方法、特にＧａＡｓＩＣ等の製造における配線お
よび電極（ボンディングパッド）の形成技術に適用して
有効な技術に関する。
【０００２】
【従来の技術】ＧａＡｓＩＣの配線として、Ｍｏ／Ａｕ
／Ｍｏの３層構造の配線が使用されている。Ｍｏ／Ａｕ
／Ｍｏ配線については、特開平 3-30428号公報に記載さ
れている。
／Ｍｏの３層構造の配線が使用されている。Ｍｏ／Ａｕ
／Ｍｏ配線については、特開平 3-30428号公報に記載さ
れている。
【０００３】
【発明が解決しようとする課題】本出願人にあっては、
ＧａＡｓＩＣ（ＧａＡｓＩＣ素子：半導体素子）の開発
において、配線をＭｏ／Ａｕ／Ｍｏの３層構造とし、こ
の多層配線を保護する保護膜をリンシリケートガラス膜
（ＰＳＧ膜）上にプラズマシリコン窒化膜（Ｐ−ＳｉＮ
膜）を重ねた多層構造の保護膜としてみた。また、半導
体素子の表面には、前記保護膜を部分的に除去して形成
した電極（ボンディングパッド）が設けられている。
ＧａＡｓＩＣ（ＧａＡｓＩＣ素子：半導体素子）の開発
において、配線をＭｏ／Ａｕ／Ｍｏの３層構造とし、こ
の多層配線を保護する保護膜をリンシリケートガラス膜
（ＰＳＧ膜）上にプラズマシリコン窒化膜（Ｐ−ＳｉＮ
膜）を重ねた多層構造の保護膜としてみた。また、半導
体素子の表面には、前記保護膜を部分的に除去して形成
した電極（ボンディングパッド）が設けられている。
【０００４】なお、前記ＰＳＧ膜はアルカリイオンを固
定（トラップ）する役割を果たすとともに応力緩和層と
もなる。また、Ｐ−ＳｉＮ膜は外部のアルカリイオンを
侵入拡散させないブロック層となる。
定（トラップ）する役割を果たすとともに応力緩和層と
もなる。また、Ｐ−ＳｉＮ膜は外部のアルカリイオンを
侵入拡散させないブロック層となる。
【０００５】このような半導体素子を高温加湿試験して
みたところ、前記電極（ボンディングパッド）部分にお
いて、前記保護膜が配線から剥離する不良が発生した。
みたところ、前記電極（ボンディングパッド）部分にお
いて、前記保護膜が配線から剥離する不良が発生した。
【０００６】この剥離は、配線の最上層のＭｏ層の酸化
が原因であることが判明した。すなわち、多層配線上に
形成されるＰＳＧ膜は、モノシラン（ＳｉＨ4），酸素
（Ｏ2），ホスフィン（ＰＨ3）のガスを使用するＣＶＤ
法（気相化学成長法）によって形成される。この際、高
温下の酸素ガスが原因で、前記最上層のＭｏ層が酸化す
る。Ｍｏの酸化物は水に溶解する。
が原因であることが判明した。すなわち、多層配線上に
形成されるＰＳＧ膜は、モノシラン（ＳｉＨ4），酸素
（Ｏ2），ホスフィン（ＰＨ3）のガスを使用するＣＶＤ
法（気相化学成長法）によって形成される。この際、高
温下の酸素ガスが原因で、前記最上層のＭｏ層が酸化す
る。Ｍｏの酸化物は水に溶解する。
【０００７】したがって、電極（ボンディングパッド）
部分では、保護膜の縁の下のＭｏ層部分（酸化部分）が
溶け、保護膜が多層配線の最上層のＭｏ層から剥離す
る。保護膜の剥離は半導体素子の耐湿性低下の原因とな
る。
部分では、保護膜の縁の下のＭｏ層部分（酸化部分）が
溶け、保護膜が多層配線の最上層のＭｏ層から剥離す
る。保護膜の剥離は半導体素子の耐湿性低下の原因とな
る。
【０００８】また、最上層のＭｏ層の酸化は配線の信頼
性の低下の原因となる。
性の低下の原因となる。
【０００９】本発明の目的は、配線と保護膜との密着性
の高い半導体素子およびその製造方法を提供することに
ある。
の高い半導体素子およびその製造方法を提供することに
ある。
【００１０】本発明の他の目的は、耐湿性が高い半導体
素子およびその製造方法を提供することにある。
素子およびその製造方法を提供することにある。
【００１１】本発明の他の目的は、配線の信頼性が高い
半導体素子およびその製造方法を提供することにある。
半導体素子およびその製造方法を提供することにある。
【００１２】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１４】（１）最上層がＭｏ層となる多層配線（Ｍ
ｏ層／Ａｕ層／Ｍｏ層の３層構造）と、前記多層配線上
に設けられる保護膜と、前記保護膜が部分的に除去され
て前記多層配線の表面が露出する電極とを有する半導体
素子であって、前記多層配線と前記保護膜との間には前
記Ｍｏ層を酸化させない雰囲気で形成される酸化防止膜
が設けられている。前記保護膜は多層構造となり、外部
の不純物の侵入を防止する最上層のブロック層（プラズ
マシリコン窒化膜）と、前記ブロック層の下に設けられ
る応力緩和層（リンシリケートガラス膜）とを有する。
前記酸化防止膜はモノシラン（ＳｉＨ4）と酸化窒素
（Ｎ2Ｏ）のガスを用いたプラズマＣＶＤ法によって形
成されたプラズマシリコン酸化膜（Ｐ−ＳｉＯ膜）とな
っている。前記半導体素子は半絶縁性ＧａＡｓ基板によ
って構成され、ＧａＡｓ−ＭＥＳＦＥＴを有している。
ｏ層／Ａｕ層／Ｍｏ層の３層構造）と、前記多層配線上
に設けられる保護膜と、前記保護膜が部分的に除去され
て前記多層配線の表面が露出する電極とを有する半導体
素子であって、前記多層配線と前記保護膜との間には前
記Ｍｏ層を酸化させない雰囲気で形成される酸化防止膜
が設けられている。前記保護膜は多層構造となり、外部
の不純物の侵入を防止する最上層のブロック層（プラズ
マシリコン窒化膜）と、前記ブロック層の下に設けられ
る応力緩和層（リンシリケートガラス膜）とを有する。
前記酸化防止膜はモノシラン（ＳｉＨ4）と酸化窒素
（Ｎ2Ｏ）のガスを用いたプラズマＣＶＤ法によって形
成されたプラズマシリコン酸化膜（Ｐ−ＳｉＯ膜）とな
っている。前記半導体素子は半絶縁性ＧａＡｓ基板によ
って構成され、ＧａＡｓ−ＭＥＳＦＥＴを有している。
【００１５】（２）ＧａＡｓ−ＭＥＳＦＥＴを形成した
半絶縁性ＧａＡｓ基板（半導体基板）の主面にＭｏ層／
Ａｕ層／Ｍｏ層を順次積層して多層配線を形成する工程
と、前記多層配線上に１層または多層からなる保護膜を
形成する工程と、前記保護膜を部分的に除去して前記多
層配線の表面のＭｏ層を露出させて電極を形成する工程
とを有する半導体素子の製造方法であって、前記多層配
線を形成した後、前記多層配線上に最上層のＭｏ層の酸
化防止を図る酸化防止膜（プラズマシリコン酸化膜）を
前記Ｍｏ層を酸化させない雰囲気（モノシランと酸化窒
素のガスを用いるプラズマＣＶＤ法）によって形成し、
その後酸化雰囲気で保護膜（リンシリケートガラス膜）
を形成する。酸化性雰囲気で前記酸化防止膜上に応力緩
和層となる前記保護膜（リンシリケートガラス膜）を形
成した後、外部の不純物の侵入を防止するブロック層と
なる保護膜（プラズマシリコン窒化膜）を形成する。
半絶縁性ＧａＡｓ基板（半導体基板）の主面にＭｏ層／
Ａｕ層／Ｍｏ層を順次積層して多層配線を形成する工程
と、前記多層配線上に１層または多層からなる保護膜を
形成する工程と、前記保護膜を部分的に除去して前記多
層配線の表面のＭｏ層を露出させて電極を形成する工程
とを有する半導体素子の製造方法であって、前記多層配
線を形成した後、前記多層配線上に最上層のＭｏ層の酸
化防止を図る酸化防止膜（プラズマシリコン酸化膜）を
前記Ｍｏ層を酸化させない雰囲気（モノシランと酸化窒
素のガスを用いるプラズマＣＶＤ法）によって形成し、
その後酸化雰囲気で保護膜（リンシリケートガラス膜）
を形成する。酸化性雰囲気で前記酸化防止膜上に応力緩
和層となる前記保護膜（リンシリケートガラス膜）を形
成した後、外部の不純物の侵入を防止するブロック層と
なる保護膜（プラズマシリコン窒化膜）を形成する。
【００１６】前記（１）の手段によれば、最上層がＭｏ
層となる多層配線上には、前記Ｍｏ層の酸化を防止する
酸化防止膜（保護膜）としてＰ−ＳｉＯ膜が形成されて
いる。このＰ−ＳｉＯ膜は、Ｐ−ＳｉＯ膜上に酸化雰囲
気で形成されるＰＳＧ膜の形成時、前記Ｍｏ層を酸化さ
せない酸化防止膜として作用する。また、Ｐ−ＳｉＯ膜
の形成において、モノシラン（ＳｉＨ4）と酸化窒素
（Ｎ2Ｏ）のガスを用いたプラズマＣＶＤ法によって形
成するため、前記Ｍｏ層を酸化させない。したがって、
多層配線と多層保護膜との密着性は高い状態に維持され
る。また、最上層のＭｏ層は酸化されていないことか
ら、水分によって溶解することもなく、電極部分の保護
膜の剥離も発生しなくなり、耐湿性の高い半導体素子と
なる。また、配線の信頼性も高くなる。
層となる多層配線上には、前記Ｍｏ層の酸化を防止する
酸化防止膜（保護膜）としてＰ−ＳｉＯ膜が形成されて
いる。このＰ−ＳｉＯ膜は、Ｐ−ＳｉＯ膜上に酸化雰囲
気で形成されるＰＳＧ膜の形成時、前記Ｍｏ層を酸化さ
せない酸化防止膜として作用する。また、Ｐ−ＳｉＯ膜
の形成において、モノシラン（ＳｉＨ4）と酸化窒素
（Ｎ2Ｏ）のガスを用いたプラズマＣＶＤ法によって形
成するため、前記Ｍｏ層を酸化させない。したがって、
多層配線と多層保護膜との密着性は高い状態に維持され
る。また、最上層のＭｏ層は酸化されていないことか
ら、水分によって溶解することもなく、電極部分の保護
膜の剥離も発生しなくなり、耐湿性の高い半導体素子と
なる。また、配線の信頼性も高くなる。
【００１７】前記（２）の手段によれば、最上層がＭｏ
層となる多層配線を形成した後、前記Ｍｏ層の酸化を防
止するためにＰ−ＳｉＯ膜を多層配線上に形成する。こ
の結果、前記Ｐ−ＳｉＯ膜上に応力緩和層としてのＰＳ
Ｇ膜を酸化雰囲気で形成しても前記Ｍｏ層が酸化しなく
なる。また、前記Ｐ−ＳｉＯ膜はＳｉＨ4とＮ2Ｏのガス
によるプラズマＣＶＤによって形成されるため、Ｍｏ層
を酸化させることもない。したがって、最上層のＭｏ層
が水分によって溶解することもなく、耐湿性に優れた配
線構造を有するＧａＡｓＩＣを製造することができる。
層となる多層配線を形成した後、前記Ｍｏ層の酸化を防
止するためにＰ−ＳｉＯ膜を多層配線上に形成する。こ
の結果、前記Ｐ−ＳｉＯ膜上に応力緩和層としてのＰＳ
Ｇ膜を酸化雰囲気で形成しても前記Ｍｏ層が酸化しなく
なる。また、前記Ｐ−ＳｉＯ膜はＳｉＨ4とＮ2Ｏのガス
によるプラズマＣＶＤによって形成されるため、Ｍｏ層
を酸化させることもない。したがって、最上層のＭｏ層
が水分によって溶解することもなく、耐湿性に優れた配
線構造を有するＧａＡｓＩＣを製造することができる。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１９】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。
【００２０】図１は本発明の一実施形態（実施形態）で
あるＧａＡｓＩＣの一部を示す断面図、図２乃至図５は
本実施形態のＧａＡｓＩＣの製造方法を示す各工程での
断面図であり、図２はソース・ドレイン領域となるｎ+
型半導体領域およびｎ型動作層を形成した状態を示す断
面図、図３はソース・ドレイン・ゲート電極を形成した
状態を示す断面図、図４は多層配線を形成した状態を示
す断面図、図５は酸化防止膜を形成した状態を示す断面
図である。
あるＧａＡｓＩＣの一部を示す断面図、図２乃至図５は
本実施形態のＧａＡｓＩＣの製造方法を示す各工程での
断面図であり、図２はソース・ドレイン領域となるｎ+
型半導体領域およびｎ型動作層を形成した状態を示す断
面図、図３はソース・ドレイン・ゲート電極を形成した
状態を示す断面図、図４は多層配線を形成した状態を示
す断面図、図５は酸化防止膜を形成した状態を示す断面
図である。
【００２１】本実施形態では、半絶縁性ＧａＡｓ基板を
使用したＧａＡｓ−ＭＥＳＦＥＴを有するＧａＡｓＩＣ
に本発明を適用した例について説明する。
使用したＧａＡｓ−ＭＥＳＦＥＴを有するＧａＡｓＩＣ
に本発明を適用した例について説明する。
【００２２】図１はＧａＡｓＩＣ１の一部を示す断面図
であり、リセス構造のＭＥＳＦＥＴ２部分を示す図であ
る。
であり、リセス構造のＭＥＳＦＥＴ２部分を示す図であ
る。
【００２３】ＭＥＳＦＥＴ２は、半絶縁性ＧａＡｓ基板
３の表層部分に形成されたソース領域およびドレイン領
域となる一対のｎ+型半導体領域４，５と、これらｎ+型
半導体領域４，５を繋ぐｎ型動作層６を有している。ま
た、半絶縁性ＧａＡｓ基板３の主面は絶縁膜１０で選択
的に覆われている。そして、露出した前記ｎ+型半導体
領域４，５上には、ソース・ドレイン電極となるコンタ
クト電極７，８が設けられている。このコンタクト電極
７，８は、たとえば、ＡｕＧｅとなっている。また、前
記ｎ型動作層６はリセス構造となり、このリセス上には
ＷＳｉからなるゲート電極９が設けられている。
３の表層部分に形成されたソース領域およびドレイン領
域となる一対のｎ+型半導体領域４，５と、これらｎ+型
半導体領域４，５を繋ぐｎ型動作層６を有している。ま
た、半絶縁性ＧａＡｓ基板３の主面は絶縁膜１０で選択
的に覆われている。そして、露出した前記ｎ+型半導体
領域４，５上には、ソース・ドレイン電極となるコンタ
クト電極７，８が設けられている。このコンタクト電極
７，８は、たとえば、ＡｕＧｅとなっている。また、前
記ｎ型動作層６はリセス構造となり、このリセス上には
ＷＳｉからなるゲート電極９が設けられている。
【００２４】また、前記コンタクト電極７，８、ゲート
電極９および絶縁膜１０上には層間絶縁膜１１が形成さ
れている。前記層間絶縁膜１１にはコンタクト用の穴が
設けられている。そして、前記層間絶縁膜１１およびコ
ンタクト用穴部分には、配線（多層配線）１５が形成さ
れている。前記配線１５は、相互に電気的に独立し、そ
れぞれコンタクト電極７，８やゲート電極９に繋がって
いる。
電極９および絶縁膜１０上には層間絶縁膜１１が形成さ
れている。前記層間絶縁膜１１にはコンタクト用の穴が
設けられている。そして、前記層間絶縁膜１１およびコ
ンタクト用穴部分には、配線（多層配線）１５が形成さ
れている。前記配線１５は、相互に電気的に独立し、そ
れぞれコンタクト電極７，８やゲート電極９に繋がって
いる。
【００２５】前記配線１５は、モリブデン（Ｍｏ）層１
６／Ａｕ層１７／Ｍｏ層１８と三層構造となっている。
これら各層は数十〜数百ｎｍの厚さとなっている。
６／Ａｕ層１７／Ｍｏ層１８と三層構造となっている。
これら各層は数十〜数百ｎｍの厚さとなっている。
【００２６】また、前記配線１５や層間絶縁膜１１上に
は保護膜２０が形成されている。この保護膜２０は多層
構造となり、外部の不純物の侵入を防止する最上層のブ
ロック層２２と、前記ブロック層２２の下に設けられる
応力緩和層２１とからなっている。
は保護膜２０が形成されている。この保護膜２０は多層
構造となり、外部の不純物の侵入を防止する最上層のブ
ロック層２２と、前記ブロック層２２の下に設けられる
応力緩和層２１とからなっている。
【００２７】前記ブロック層２２はアルカリイオンや水
分の侵入を防止するのに効果のあるプラズマシリコン窒
化膜（Ｐ−ＳｉＮ膜）２２で形成されている。
分の侵入を防止するのに効果のあるプラズマシリコン窒
化膜（Ｐ−ＳｉＮ膜）２２で形成されている。
【００２８】前記応力緩和層２１は、応力を緩和するの
に効果のあるリンシリケートガラス膜（ＰＳＧ膜）で形
成されている。応力緩和のための膜としては、ＣＶＤＳ
ｉＯ2膜やポリイミド樹脂等からなる絶縁性の樹脂膜が
使用できる。
に効果のあるリンシリケートガラス膜（ＰＳＧ膜）で形
成されている。応力緩和のための膜としては、ＣＶＤＳ
ｉＯ2膜やポリイミド樹脂等からなる絶縁性の樹脂膜が
使用できる。
【００２９】前記ＰＳＧ膜２１は、ＳｉＨ4，Ｏ2，ホス
フィン（ＰＨ3）等のガスを使用したＣＶＤ法で形成さ
れる。また、ＣＶＤＳｉＯ2膜は、ＳｉＨ4とＯ2等のガ
スを使用したＣＶＤ法で形成される。
フィン（ＰＨ3）等のガスを使用したＣＶＤ法で形成さ
れる。また、ＣＶＤＳｉＯ2膜は、ＳｉＨ4とＯ2等のガ
スを使用したＣＶＤ法で形成される。
【００３０】前記応力緩和層２１やＰ−ＳｉＮ膜２２
は、数十〜数百ｎｍの厚さとなっている。
は、数十〜数百ｎｍの厚さとなっている。
【００３１】また、前記配線１５と保護膜２０との間に
は、数十〜数百ｎｍの厚さの酸化防止膜２５が設けられ
ている。この酸化防止膜２５は、多層配線１５の最上層
のＭｏ層１８が酸化しないようにするための膜であり、
酸化雰囲気で形成される前記ＰＳＧ膜２１の形成時、前
記Ｍｏ層１８を酸化させないための保護膜である。した
がって、この酸化防止膜２５を形成する際、Ｍｏ層１８
を酸化させないことも本発明の特長の一つである。
は、数十〜数百ｎｍの厚さの酸化防止膜２５が設けられ
ている。この酸化防止膜２５は、多層配線１５の最上層
のＭｏ層１８が酸化しないようにするための膜であり、
酸化雰囲気で形成される前記ＰＳＧ膜２１の形成時、前
記Ｍｏ層１８を酸化させないための保護膜である。した
がって、この酸化防止膜２５を形成する際、Ｍｏ層１８
を酸化させないことも本発明の特長の一つである。
【００３２】このため、本実施形態では、前記酸化防止
膜２５は、処理ガスとしてＳｉＨ4とＮ2Ｏ等のガスを使
用したＰ−ＳｉＯ膜２５で形成してある。この処理によ
れば、Ｏ2ガスを使用しないことから、Ｐ−ＳｉＯ膜２
５を形成する際、Ｍｏ層１８を酸化させることはない。
膜２５は、処理ガスとしてＳｉＨ4とＮ2Ｏ等のガスを使
用したＰ−ＳｉＯ膜２５で形成してある。この処理によ
れば、Ｏ2ガスを使用しないことから、Ｐ−ＳｉＯ膜２
５を形成する際、Ｍｏ層１８を酸化させることはない。
【００３３】また、前記酸化防止膜２５は、後に酸化雰
囲気で形成する保護膜の形成時や酸化防止膜２５自体の
形成時にＭｏ層１８の酸化を防止できる膜であれば良い
ことから、他の絶縁膜、たとえば、Ｐ−ＳｉＮ膜等であ
っても良い。
囲気で形成する保護膜の形成時や酸化防止膜２５自体の
形成時にＭｏ層１８の酸化を防止できる膜であれば良い
ことから、他の絶縁膜、たとえば、Ｐ−ＳｉＮ膜等であ
っても良い。
【００３４】一方、前記保護膜２０は部分的に除去され
て多層配線１５の表面が露出する電極（ボンディングパ
ッド）３０が設けられている。このボンディングパッド
３０には、ワイヤがボンディングされる。
て多層配線１５の表面が露出する電極（ボンディングパ
ッド）３０が設けられている。このボンディングパッド
３０には、ワイヤがボンディングされる。
【００３５】なお、前記電極３０にバンプ電極を設ける
ようにしても良い。
ようにしても良い。
【００３６】また、半絶縁性ＧａＡｓ基板３の裏面全体
には電極２３が形成されている。
には電極２３が形成されている。
【００３７】このようなＧａＡｓＩＣ（半導体素子）１
は、所定のパッケージに封止されて使用される。
は、所定のパッケージに封止されて使用される。
【００３８】つぎに、ＧａＡｓＩＣ（半導体素子）１の
製造、特に配線および保護膜の形成方法について、図２
乃至図４を参照しながら説明する。
製造、特に配線および保護膜の形成方法について、図２
乃至図４を参照しながら説明する。
【００３９】図２に示すように、半絶縁性ＧａＡｓ基板
３の主面に、イオン注入と、その後のアニール処理によ
って、いずれもソース領域あるいはドレイン領域となる
一対のｎ+型半導体領域４，５およびｎ+型半導体領域
４，５を繋ぐｎ型層からなる動作層６を形成する。前記
ｎ+型半導体領域４，５およびｎ型動作層６はＭＥＳＦ
ＥＴ２を形成するためのものである。
３の主面に、イオン注入と、その後のアニール処理によ
って、いずれもソース領域あるいはドレイン領域となる
一対のｎ+型半導体領域４，５およびｎ+型半導体領域
４，５を繋ぐｎ型層からなる動作層６を形成する。前記
ｎ+型半導体領域４，５およびｎ型動作層６はＭＥＳＦ
ＥＴ２を形成するためのものである。
【００４０】つぎに、半絶縁性ＧａＡｓ基板３の主面の
スルー膜やアニール処理時に発生した酸化膜等からなる
絶縁膜３１を除去する。その後、図３に示すように、半
絶縁性ＧａＡｓ基板３の主面に、厚さ数百ｎｍの絶縁膜
１０を形成する。この絶縁膜１０は、たとえば、ＣＶＤ
（気相化学成長法）によって形成したＳｉＯ2膜からな
る。
スルー膜やアニール処理時に発生した酸化膜等からなる
絶縁膜３１を除去する。その後、図３に示すように、半
絶縁性ＧａＡｓ基板３の主面に、厚さ数百ｎｍの絶縁膜
１０を形成する。この絶縁膜１０は、たとえば、ＣＶＤ
（気相化学成長法）によって形成したＳｉＯ2膜からな
る。
【００４１】つぎに、前記ｎ+型半導体領域４，５上の
前記ＳｉＯ2膜を除去した後、蒸着によってソース電極
やドレイン電極となるコンタクト電極７，８を形成す
る。コンタクト電極７，８は、たとえば、ＡｕＧｅから
なっている。コンタクト電極７，８は厚さ数百ｎｍとな
る。
前記ＳｉＯ2膜を除去した後、蒸着によってソース電極
やドレイン電極となるコンタクト電極７，８を形成す
る。コンタクト電極７，８は、たとえば、ＡｕＧｅから
なっている。コンタクト電極７，８は厚さ数百ｎｍとな
る。
【００４２】つぎに、ゲート電極形成パターン部の絶縁
膜１０を除去した後、閾値制御のため、ｎ型動作層６の
厚さをエッチングしてコントロール（リセス処理）す
る。
膜１０を除去した後、閾値制御のため、ｎ型動作層６の
厚さをエッチングしてコントロール（リセス処理）す
る。
【００４３】その後、ｎ型動作層６上にゲート電極９を
形成し、ＭＥＳＦＥＴ２を形成する。前記ゲート電極９
はＷＳｉからなり、厚さ数百ｎｍとなる。
形成し、ＭＥＳＦＥＴ２を形成する。前記ゲート電極９
はＷＳｉからなり、厚さ数百ｎｍとなる。
【００４４】つぎに、図４に示すように、前記半絶縁性
ＧａＡｓ基板３の主面側に層間絶縁膜１１を形成する。
層間絶縁膜１１は厚さ数百ｎｍのＰＳＧ膜やＣＶＤＳｉ
Ｏ2膜で形成される。
ＧａＡｓ基板３の主面側に層間絶縁膜１１を形成する。
層間絶縁膜１１は厚さ数百ｎｍのＰＳＧ膜やＣＶＤＳｉ
Ｏ2膜で形成される。
【００４５】その後、前記層間絶縁膜１１の所定部分に
穴（スルーホール）を設けた後、スパッタ装置や蒸着装
置によって配線材料を形成し、かつドライエッチングに
よってパターニングして配線（多層配線）１５を形成す
る。各配線部分は相互に電気的に独立し、それぞれコン
タクト電極７，８やゲート電極９に接続される。
穴（スルーホール）を設けた後、スパッタ装置や蒸着装
置によって配線材料を形成し、かつドライエッチングに
よってパターニングして配線（多層配線）１５を形成す
る。各配線部分は相互に電気的に独立し、それぞれコン
タクト電極７，８やゲート電極９に接続される。
【００４６】多層配線１５は、たとえば、Ｍｏ層１６，
Ａｕ層１７，Ｍｏ層１８と順次積み重ねた多層構造とな
る。この多層構造はスパッタ装置や蒸着装置によって連
続的に形成される。したがって、相互の層の接着度は良
好となる。各層の厚さは数十〜数百ｎｍとなる。
Ａｕ層１７，Ｍｏ層１８と順次積み重ねた多層構造とな
る。この多層構造はスパッタ装置や蒸着装置によって連
続的に形成される。したがって、相互の層の接着度は良
好となる。各層の厚さは数十〜数百ｎｍとなる。
【００４７】つぎに、前記半絶縁性ＧａＡｓ基板３の主
面側に数十〜数百ｎｍの厚さの酸化防止膜２５を形成す
る。酸化防止膜２５は、多層配線１５の最上層のＭｏ層
１８が酸化しないようにするための膜である。すなわ
ち、酸化防止膜２５は、後工程の酸化雰囲気で形成する
ＰＳＧ膜２１の形成時、前記Ｍｏ層１８を酸化させない
ための保護膜である。また、酸化防止膜２５を形成する
際、Ｍｏ層１８を酸化させないことも本発明の特長の一
つである。
面側に数十〜数百ｎｍの厚さの酸化防止膜２５を形成す
る。酸化防止膜２５は、多層配線１５の最上層のＭｏ層
１８が酸化しないようにするための膜である。すなわ
ち、酸化防止膜２５は、後工程の酸化雰囲気で形成する
ＰＳＧ膜２１の形成時、前記Ｍｏ層１８を酸化させない
ための保護膜である。また、酸化防止膜２５を形成する
際、Ｍｏ層１８を酸化させないことも本発明の特長の一
つである。
【００４８】このため、本実施形態では、処理ガスとし
てＳｉＨ4とＮ2Ｏ等のガスを使用したプラズマＣＶＤ法
によってＰ−ＳｉＯ膜２５を形成し、このＰ−ＳｉＯ膜
２５を酸化防止膜２５とする。この処理方法では、Ｏ2
ガスを使用しないことから、Ｐ−ＳｉＯ膜２５を形成す
る際、Ｍｏ層１８を酸化させることはない。
てＳｉＨ4とＮ2Ｏ等のガスを使用したプラズマＣＶＤ法
によってＰ−ＳｉＯ膜２５を形成し、このＰ−ＳｉＯ膜
２５を酸化防止膜２５とする。この処理方法では、Ｏ2
ガスを使用しないことから、Ｐ−ＳｉＯ膜２５を形成す
る際、Ｍｏ層１８を酸化させることはない。
【００４９】なお、酸化防止膜２５は、後に酸化雰囲気
で形成する保護膜（ＰＳＧ膜等）の形成時や酸化防止膜
２５自体の形成時にＭｏ層１８の酸化を防止できる膜で
あれば良いことから、他の絶縁膜、たとえば、Ｐ−Ｓｉ
Ｎ膜等を酸化防止膜２５として形成しても良い。
で形成する保護膜（ＰＳＧ膜等）の形成時や酸化防止膜
２５自体の形成時にＭｏ層１８の酸化を防止できる膜で
あれば良いことから、他の絶縁膜、たとえば、Ｐ−Ｓｉ
Ｎ膜等を酸化防止膜２５として形成しても良い。
【００５０】つぎに、前記酸化防止膜２５上に保護膜２
０を形成するとともに、保護膜２０と保護膜２０の下の
酸化防止膜２５を選択的にエッチング除去して、図１に
示すように電極（ボンディングパッド）３０を形成す
る。
０を形成するとともに、保護膜２０と保護膜２０の下の
酸化防止膜２５を選択的にエッチング除去して、図１に
示すように電極（ボンディングパッド）３０を形成す
る。
【００５１】前記保護膜２０は、各層の厚さが数十〜数
百ｎｍとなる多層構造となり、前記酸化防止膜２５上に
設けられるＰＳＧ膜２１と、このＰＳＧ膜２１上に設け
られる外部の不純物の侵入を防止するブロック層２２と
からなっている。
百ｎｍとなる多層構造となり、前記酸化防止膜２５上に
設けられるＰＳＧ膜２１と、このＰＳＧ膜２１上に設け
られる外部の不純物の侵入を防止するブロック層２２と
からなっている。
【００５２】すなわち、酸化防止膜２５上には、応力を
緩和するのに効果のあるリンシリケートガラス膜（ＰＳ
Ｇ膜）が応力緩和層２１として形成されている。ＰＳＧ
膜２１は、ＳｉＨ4，Ｏ2，ＰＨ3等のガスを処理ガスと
するＣＶＤ法によって形成される。
緩和するのに効果のあるリンシリケートガラス膜（ＰＳ
Ｇ膜）が応力緩和層２１として形成されている。ＰＳＧ
膜２１は、ＳｉＨ4，Ｏ2，ＰＨ3等のガスを処理ガスと
するＣＶＤ法によって形成される。
【００５３】なお、前記ＰＳＧ膜２１としては、ＣＶＤ
ＳｉＯ2膜やポリイミド樹脂等による樹脂膜でも良い。
前記Ｐ−ＳｉＮ膜２２がアルカリイオンや水分の侵入を
防止する働きをすることから、Ｐ−ＳｉＮ膜２２の下層
となる応力緩和層２１は少なくとも応力緩和作用のある
膜であれば良い。
ＳｉＯ2膜やポリイミド樹脂等による樹脂膜でも良い。
前記Ｐ−ＳｉＮ膜２２がアルカリイオンや水分の侵入を
防止する働きをすることから、Ｐ−ＳｉＮ膜２２の下層
となる応力緩和層２１は少なくとも応力緩和作用のある
膜であれば良い。
【００５４】つぎに、前記応力緩和層２１上にＰ−Ｓｉ
Ｎ膜２２がブロック層２２として形成される。Ｐ−Ｓｉ
Ｎ膜２２は、ＳｉＨ4，ＮＨ3等のガスを処理ガスとする
プラズマＣＶＤ法によって形成される。
Ｎ膜２２がブロック層２２として形成される。Ｐ−Ｓｉ
Ｎ膜２２は、ＳｉＨ4，ＮＨ3等のガスを処理ガスとする
プラズマＣＶＤ法によって形成される。
【００５５】なお、ブロック層２２としては、アルカリ
イオンや水分の侵入を防止するのに効果のある他の被膜
であっても良い。
イオンや水分の侵入を防止するのに効果のある他の被膜
であっても良い。
【００５６】つぎに、前記半絶縁性ＧａＡｓ基板３の裏
面を研削し、半絶縁性ＧａＡｓ基板３の厚さを所定の厚
さとした後、半絶縁性ＧａＡｓ基板３の裏面全体に電極
２３を形成し、半絶縁性ＧａＡｓ基板３を縦横に分断し
て、図１に示すようなＧａＡｓＩＣ（半導体素子）１を
製造する。
面を研削し、半絶縁性ＧａＡｓ基板３の厚さを所定の厚
さとした後、半絶縁性ＧａＡｓ基板３の裏面全体に電極
２３を形成し、半絶縁性ＧａＡｓ基板３を縦横に分断し
て、図１に示すようなＧａＡｓＩＣ（半導体素子）１を
製造する。
【００５７】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００５８】すなわち、前記実施形態では、前記酸化防
止膜は絶縁膜で形成したが、多層配線の形成時に最上層
のＭｏ層上に酸化防止用の金属膜を形成し、その後酸化
防止用金属膜を選択的にエッチング除去して導体による
酸化防止膜を形成するようにしてもよい。
止膜は絶縁膜で形成したが、多層配線の形成時に最上層
のＭｏ層上に酸化防止用の金属膜を形成し、その後酸化
防止用金属膜を選択的にエッチング除去して導体による
酸化防止膜を形成するようにしてもよい。
【００５９】また、前記配線や保護膜はさらに多い層で
形成しても良い。また、保護膜は１層でも良い。
形成しても良い。また、保護膜は１層でも良い。
【００６０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧａＡ
ｓＩＣの製造技術に適用した場合について説明したが、
それに限定されるものではなく、たとえば、シリコンを
基板とする半導体素子の製造技術には適用できる。
なされた発明をその背景となった利用分野であるＧａＡ
ｓＩＣの製造技術に適用した場合について説明したが、
それに限定されるものではなく、たとえば、シリコンを
基板とする半導体素子の製造技術には適用できる。
【００６１】本発明は少なくとも最上層がＭｏ層となる
多層配線を有する半導体素子の製造技術には適用でき
る。
多層配線を有する半導体素子の製造技術には適用でき
る。
【００６２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００６３】（１）最上層がＭｏ層となる多層配線上に
は、前記Ｍｏ層の酸化を防止する酸化防止膜が形成され
ている。したがって、酸化雰囲気でＰＳＧ膜を形成して
も、前記酸化防止膜によって前記Ｍｏ層は覆われている
ことから酸化しない。また、前記酸化防止膜は前記Ｍｏ
層を酸化させない雰囲気で形成されるため前記Ｍｏ層は
酸化されない。この結果、高温加湿試験において、ボン
ディングパッド部分に露出するＭｏ層が、酸化のため水
分で溶解するようなこともなくなり、Ｍｏ層から保護膜
が剥離する不良も発生しなくなり、半導体素子の耐湿性
が向上する。また、配線の信頼性も高くなる。
は、前記Ｍｏ層の酸化を防止する酸化防止膜が形成され
ている。したがって、酸化雰囲気でＰＳＧ膜を形成して
も、前記酸化防止膜によって前記Ｍｏ層は覆われている
ことから酸化しない。また、前記酸化防止膜は前記Ｍｏ
層を酸化させない雰囲気で形成されるため前記Ｍｏ層は
酸化されない。この結果、高温加湿試験において、ボン
ディングパッド部分に露出するＭｏ層が、酸化のため水
分で溶解するようなこともなくなり、Ｍｏ層から保護膜
が剥離する不良も発生しなくなり、半導体素子の耐湿性
が向上する。また、配線の信頼性も高くなる。
【図１】本発明の一実施形態（実施形態）であるＧａＡ
ｓＩＣの一部を示す断面図である。
ｓＩＣの一部を示す断面図である。
【図２】本実施形態のＧａＡｓＩＣの製造においてソー
ス・ドレイン領域となるｎ+型半導体領域およびｎ型動
作層を形成した状態を示す断面図である。
ス・ドレイン領域となるｎ+型半導体領域およびｎ型動
作層を形成した状態を示す断面図である。
【図３】本実施形態のＧａＡｓＩＣの製造においてソー
ス・ドレイン・ゲート電極を形成した状態を示す断面図
である。
ス・ドレイン・ゲート電極を形成した状態を示す断面図
である。
【図４】本実施形態のＧａＡｓＩＣの製造において多層
配線を形成した状態を示す断面図である。
配線を形成した状態を示す断面図である。
【図５】本実施形態のＧａＡｓＩＣの製造において酸化
防止膜を形成した状態を示す断面図である。
防止膜を形成した状態を示す断面図である。
１…ＧａＡｓＩＣ（半導体素子）、２…ＭＥＳＦＥＴ、
３…半絶縁性ＧａＡｓ基板、４，５…ｎ+型半導体領
域、６…ｎ型動作層、７，８…コンタクト電極、９…ゲ
ート電極、１０…絶縁膜、１１…層間絶縁膜、１５…配
線（多層配線）、１６…Ｍｏ層、１７…Ａｕ層、１８…
Ｍｏ層、２０…保護膜、２１…応力緩和層（リンシリケ
ートガラス膜：ＰＳＧ膜）、２２…ブロック層（プラズ
マシリコン窒化膜：Ｐ−ＳｉＮ膜）、２３…電極、２５
…酸化防止膜（プラズマシリコン酸化膜：Ｐ−ＳｉＯ
膜）、３０…電極（ボンディングパッド）。
３…半絶縁性ＧａＡｓ基板、４，５…ｎ+型半導体領
域、６…ｎ型動作層、７，８…コンタクト電極、９…ゲ
ート電極、１０…絶縁膜、１１…層間絶縁膜、１５…配
線（多層配線）、１６…Ｍｏ層、１７…Ａｕ層、１８…
Ｍｏ層、２０…保護膜、２１…応力緩和層（リンシリケ
ートガラス膜：ＰＳＧ膜）、２２…ブロック層（プラズ
マシリコン窒化膜：Ｐ−ＳｉＮ膜）、２３…電極、２５
…酸化防止膜（プラズマシリコン酸化膜：Ｐ−ＳｉＯ
膜）、３０…電極（ボンディングパッド）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大鹿 克志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (8)
- 【請求項１】 最上層がＭｏ層となる多層配線と、前記
多層配線上に設けられる保護膜と、前記保護膜が部分的
に除去されて前記多層配線の表面が露出する電極とを有
する半導体素子であって、前記多層配線と前記保護膜と
の間には前記Ｍｏ層を酸化させない雰囲気で形成される
酸化防止膜が設けられていることを特徴とする半導体素
子。 - 【請求項２】 前記保護膜は多層構造となり、外部の不
純物の侵入を防止する最上層のブロック層と、前記ブロ
ック層の下に設けられる応力緩和層とを有することを特
徴とする請求項１記載の半導体素子。 - 【請求項３】 前記保護膜のブロック層はプラズマシリ
コン窒化膜となり、前記応力緩和層はリンシリケートガ
ラス膜，ＣＶＤ−ＳｉＯ2膜，樹脂膜のうちのいずれか
の膜であることを特徴とする請求項２記載の半導体素
子。 - 【請求項４】 前記多層配線はＭｏ層／Ａｕ層／Ｍｏ層
の３層構造からなり、前記保護膜は下から上に向かって
プラズマシリコン酸化膜，リンシリケートガラス膜，プ
ラズマシリコン窒化膜の３層構造となっていることを特
徴とする請求項３記載の半導体素子。 - 【請求項５】 前記半導体素子は半絶縁性ＧａＡｓ基板
によって構成され、ＧａＡｓ−ＭＥＳＦＥＴを有してい
ることを特徴とする請求項１乃至請求項４のいずれか１
項記載の半導体素子。 - 【請求項６】 半導体基板の主面に最上層がＭｏ層とな
る多層配線を形成する工程と、前記多層配線上に１層ま
たは多層からなる保護膜を形成する工程と、前記保護膜
を部分的に除去して前記多層配線の表面のＭｏ層を露出
させてボンディングパッドを形成する工程とを有する半
導体素子の製造方法であって、前記多層配線を形成した
後、前記多層配線上に最上層のＭｏ層の酸化防止を図る
酸化防止膜を前記Ｍｏ層を酸化させない雰囲気で形成
し、その後酸化雰囲気で保護膜を形成することを特徴と
する半導体素子の製造方法。 - 【請求項７】 酸化性雰囲気で前記酸化防止膜上に応力
緩和層となる保護膜を形成した後、外部の不純物の侵入
を防止するブロック層となる保護膜を形成することを特
徴とする請求項６記載の半導体素子の製造方法。 - 【請求項８】 ＧａＡｓ−ＭＥＳＦＥＴを形成した半絶
縁性ＧａＡｓ基板上に部分的に絶縁膜を介してＭｏ層／
Ａｕ層／Ｍｏ層を順次積層して多層配線を形成した後、
前記多層配線上に酸化防止膜としてプラズマシリコン酸
化膜を形成し、その後リンシリケートガラス膜，プラズ
マシリコン窒化膜を順次積層形成することを特徴とする
請求項７記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30284195A JPH09148326A (ja) | 1995-11-21 | 1995-11-21 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30284195A JPH09148326A (ja) | 1995-11-21 | 1995-11-21 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148326A true JPH09148326A (ja) | 1997-06-06 |
Family
ID=17913746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30284195A Withdrawn JPH09148326A (ja) | 1995-11-21 | 1995-11-21 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148326A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401365B1 (ko) * | 2000-03-31 | 2003-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 |
| JP2011066068A (ja) * | 2009-09-15 | 2011-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP2011187946A (ja) * | 2010-02-16 | 2011-09-22 | Internatl Rectifier Corp | はんだ濡れ性の前面金属部を備えるｉｉｉ族窒化物パワーデバイス |
| US8044421B2 (en) | 2006-09-22 | 2011-10-25 | Koninklijke Philips Electronics N.V. | Light emitting device with tension relaxation |
-
1995
- 1995-11-21 JP JP30284195A patent/JPH09148326A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401365B1 (ko) * | 2000-03-31 | 2003-10-17 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체장치 |
| US8044421B2 (en) | 2006-09-22 | 2011-10-25 | Koninklijke Philips Electronics N.V. | Light emitting device with tension relaxation |
| JP2011066068A (ja) * | 2009-09-15 | 2011-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP2011187946A (ja) * | 2010-02-16 | 2011-09-22 | Internatl Rectifier Corp | はんだ濡れ性の前面金属部を備えるｉｉｉ族窒化物パワーデバイス |
| US8853744B2 (en) | 2010-02-16 | 2014-10-07 | International Rectifier Corporation | Power device with solderable front metal |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |