JPH0366161A - 三次元集積メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ素子を三次元的に集積したメモリ集積
回路の入出力部の改良に関する。

〔従来の技、術〕

近年、高度情報化社会の発展に伴い、各種の情報機器が
一般的に用いられるようになってきており、情報機器の
主な構成要素の一つであるメモリ素子の高性能化が強く
要望されている。

一方、最近のエレクトロニクス分野におけるＬＳＩ技術
は、超微細化の方向にその研究開発が進められてきた。

しかし、超微細化への技術開発が限界に達しつつある今
日、メモリ素子を高密度化。

多機能化、高速化することを目的として、三次元化の研
究開発が行われている。

このような三次元集積回路を実現するための技術として
は、無機材料を用いたＳＯＩ　　　（Ｓｔｏｎ　１ｎｓ
ｕｌａｔｏｒ　）　、　　Ｓ　Ｉ　Ｍ　ＯＸ　（Ｓｅｐ
ａｒａｔｉｏｎ　ｂｙＩｍｐｌａｎｔｅｄ　０ｘｉｄｅ
ｎｔ　）等のシリコン系技術、あるいは■族およびＶ族
の物質を組合わせる■−Ｖ系技術、さらには有機ＬＢ膜
（ラングミュアプロジェット法により成膜された超薄腺
）を応用した技術があり、各種の三次元メモリ素子が考
えられている。

〔発明が解決しようとする課題〕

ところで、本発明者等は、有機ＬＢ膜を利用した三次元
メモリ素子を開発し、すてに特廟昭６３−２１４１８９
号等として出願済みである。

この三次元メモリ素子は、第６図に示すように、有機Ｌ
Ｂ膜等からなり導電率が印加電圧によって非線形に変化
するトンネルスイッチ膜２ａ〜２ｇと各々が電荷蓄積用
コンデンサＣ１〜Ｃ６に接続された導電層３ａ〜３ｆと
を交互に積層してトンネルスイッチ部１を形威し、この
ｌ・ンネルスイッチ部１の最上層となるトンネルスイッ
チ膜２ａ上に上部電極４を設け、最下層となるトンネル
スイッチ膜２ｇに下部電極５を設けた構成をしている。

このように構成された三次元メモリ素子において、上部
電極４．導電層３ａ間に電圧Ｖｉを印加することにより
、（ｉ！Ｊ報が書込まれる。そして、各導電層３ａ〜３
ｆに位相の異なる転送電圧パルスＶＡ、Ｖ、、Ｖｏを印
加することにより、深さ方向（下部電極側）に電荷が転
送される。

このような三次元メモリ素子によれば、深さ方向に転送
可能な高密度メモリを実現できる。

第７図は上記三次元メモリ素子を集積した三次元集積メ
モリを示す図である。この三次元集積メモリ１０は、集
積された各メモリ素子の両端に薄膜トランジスタｌｌａ
、ｌｌｂが設けられている。

各薄膜トランジスタｌｌａ、ｌｌｂは、Ｘ方向の上部配
線１１〜１４にエミッタが接続され、Ｙ方向の上部配線
１５〜１７にベースが接続され、コレクタが各メモリ素
子１の上部電極に接続されている。Ｘ方向の上部配線１
２〜１４の一端には、書込みアドレス用スイッチ１８が
設けられていて、Ｙ方向の上部配線１５〜１７の一端に
は書込みアドレス用スイッチ１９が設けられている。同
様に、集積メモリの読出し側には、Ｘ方向の下部配線２
２〜２４．Ｙ方向の下部配置１２５〜２７．下部配線２
２〜２４の一端に設けられた読出しアドレスス用スイッ
チ２８．下部配＊２５〜２７の一端に設けられた読出し
アドレス用スイッチ２つがそれぞれ設けられている。

このように構成された三次元集積メモリ１０によれば、
ＸＹアドレス方式で任意のメモリ素子１にシーケンシャ
ルにアクセスして書込み、読出しを行うことができる。

また、現在ある二次元的な集積メモリに比べて、高集積
化が可能であり、メモリ容量を増大できる。

ところが、第７図に示す三次元集積メモリ１０は、集積
された個々のメモリ素子にシーケンシャルにアクセスし
ているため、その書込み、読出しに比較的長い時間を要
し、高速の書込み、読出しを行うことができず、実用化
する上で大きな問題となる。

本発明は以上のような実情に鑑みてなされたもので、高
集積化によりメモリ容量の増大を図ると共に高速の書込
み、読出しを可能とする三次元集積メモリを提供するこ
とを目的とする。

〔課題を解決するための手段〕

本発明は上記課題を解決するために、導電膜とトンネル
スイッチ膜とを交互に積層してなる積層メモリ素子をＸ
Ｙ平面に集積し、前記ＸＹ平平面（Ｘ、Ｙ）Ｉｎ標に址
づいて前記枚数の積層メモリ素子の中から任意の積層メ
モリ素子を選択し、その選択した積層メモリ素子に対し
て所定の信号を出力する選択書込み手段と、集積された
前記積層メモリ素子の同一側の一端部に各々設けられ、
前記選択書込み手段からの信号入力によって蓄えられた
情報を外部から各々与えられる書込み信号によって前記
各積層メモリ素子に同１時に書込み、かつ前記各積層メ
モリ素子に記憶されている情報を外部から各々与えられ
る読出し信号によって同時に読み出すインターフェース
部とを備える構成とした。

また上記課題を解決するために、導電膜とトンネルスイ
ッチ膜とを交互に積層してなる積層メモリ素子をＸＹ平
面にマトリクス状に集積し、前記ＸＹ平面の（Ｘ、Ｙ）
座標に基づいて前記複数の積層メモリ素子の中から任意
の積層メモリ素子を選択し、その選択した積層メモリ素
子に対して所定の信号を出力する選択書込み手段と、集
積された前記積層メモリ素子の各々の一端部に設けられ
、前記選択書込み手段からの信号入力によって蓄えられ
た情報を外部から各々与えられる書込み信号によって前
記各積層メモリ素子に同時に書込む書込み用インターフ
ェース部と、集積された前記積層メモリ素子の各々の他
端部に設けられ、前記各積層メモリ素子に記憶されてい
る情報を外部から各々与えられる読出し信号によって同
特に読み出す読出し用インターフェース部とを備える構
成とした。

〔作用〕

本発明は以上のような手段を講じたことにより、複数の
積層メモリ素子に各々設けられたインターフェース部に
選択手段からの人力信号によって任意の情報が一旦記憶
され、各インターフェース部に記憶された情報が各イン
ターフェース部に外部から与えられる書込み信号によっ
て同時に積層メモリ素子に書込まれる。また、各積層メ
モリ素子に記憶されている情報は、各インターフェース
部に同時に読出し信号を与えることにより、同時に読み
出される。したがって、各積層メモリ素子における書込
みおよび読み出しは一括して同時に行なわれるので、書
込みおよび読み出しを高速で行うことができる。

〔実施例〕

以下、本発明の実施例について説明する。

第１図は第１実施例に係る三次元集積メモリの概念図で
ある。同図に示す３０は、第６図示すようにトンネルス
イッチ膜と導電層とを交互に積層し、各導電層に電−：
ｆ蓄積角コンデンザを接続した積層メモリを、インター
フェース基板４０に二次元状に集積した三次元集積メモ
リである。各積層メモリの基板４０側端部には後述する
インターフェース部が各々設けられていて、各インター
フェース部はビット線によりＸデコーダに接続され、ワ
ード線によってＹデコーダに接続されている。

各インターフェース部すなわち各積層メモリはＸ。

Ｙデコーダによってアドレスされ、書込まれた情報は、
第２図に示すように、各層毎に一括して転送されて各層
単位で記憶される。また、各層毎に記憶されている情報
は、再びインターフェースを介して出力される。

第３図は上記インターフェース部の回路構成を示す図で
ある。このインターフェース部は、スイッチ開１のドレ
イン側がビット線に接続され、ゲート側がワード線に接
続されている。ビット線はデータ信号を出力するＸデコ
ーダに接続され、ワード線がＹデコーダに接続されてい
る。このＸ。

Ｙデコーダによって各積層メモリはアドレス指足される
。スイッチ開１のソース側はコンデンサＣｓの一方の電
極に接続されると共にスイッチＭ２のゲートに接続され
ている。コンデンサＣｓの他方の電極はＤＣバイアス電
圧が印加されているプレート線に接続されている。スイ
ッチＭ２のドレイン側には常に電圧ＶＤが印加されてい
て、ソース側はスイッＭ３のドレイン側に接続されてい
る。スイッチＭ３は、ゲートが書込み信号印加ラインＬ
１に接続され、ソース側がスイッチＭ４゜Ｍ５の各々の
ドレイン側および積層メモリ（図中のＭＩＭ素子）７０
の最下段の電荷蓄積用コンデンサ（以下、「入出力用キ
ャパシタ」と呼称する）Ｃｄの一方の電極に接続されて
いる。入出力用キャパシタＣｄの他方の電極には、キャ
パシタＣｄに蓄積される情報のスレッシュホールド電圧
に応じた電圧Ｖ　ＭＩＭが印加されている。スイッチＭ
４のソース側はコンデンサＣｓの一方の電極に接続され
ていて、ゲートが読み出し信号印加ラインＬ２に接続さ
れている。また、スイッチＭ５のゲートはリセット信号
印加ラインＬ３に接続されていて、ソース側がアースさ
れている。

次に、このように構成された三次元集積メモリの書込み
、読み出し動作について説明する。

書込みを行う場合は、ビット線およびワード線でアドレ
ス指定し選択したインターフェース部にビット線から送
信されるデータ信号を入力し、コンデンサＣｓにｒｌＪ
、ｒＯＪ情報を書込む。

次に、スイッチＭ５のゲートにリセット信号Ｒ８Ｔを入
力し、スイッチＭ５をオンさせて入出力用キャパシタＣ
ｄをディスチャージする。次に、リセット信号Ｒ８Ｔを
断ちスイッチＭ５をオフし、１ スイッチＭ３のゲートに書込み信号ＷＲＴを与える。こ
のとき、コンデンサＣｓに信号「１」が書込まれていれ
ば、スイッチＭ２．Ｍ３を介して入出力用キャパシタＣ
ｄに１３号「１」が書込まれ、コンデンサＣｓに信号「
０」が書き込まれていれば、スイッチＭ２はオフしたま
まとなり入出力用コンデンサＣｄの一方の電極には電圧
■ｐが印加されないので、入出力用キャパシタＣｄに信
号ｒＯＪが書き込まれる。そして、書込み信号ＷＲＴを
オフすることにより書込みを終了する。

従って、各インターフェース部に同時に書込み信号ＷＲ
Ｔを与えれば、各積層メモリ７０に対して同時に書込み
が行われる。

また、読出しを行う場合は、ｘ、ｙデコーダにより、全
インターフェース部の各々のコンデンサＣｓをクリアす
るとともに、リセット信号Ｒ３Ｔをオンし、スイッチＭ
５を介して入出力用キャパシタＣｄをクリアする。

次に、リセット信号Ｒ３Ｔをオフし、読み出し信号ＲＤ
をスイッチＭ４に印加してスイッチＭ４２ をオンさせる。そうすると、入出力用キャパシタＣｄに
信号「１」が書き込まれていれば、コンデンサＣｓに信
号「１」が書き込まれ、ビット線に信号「１」が表れる
。また、入出力用キャパシタＣｄに信号「０」が書き込
まれていれば、コンデンサＣｓに信号「０」が書き込ま
れ、ビット線に信号「０」が表れる。

従って、各インターフェース部に同時に読み出し信号Ｒ
Ｄを与えれば、各積層メモリ７０から同時に読み出しが
行われる。なお、読出し時には、書込み信号ＷＲＴはロ
ーレベルとし、スイッチＭ３はオフしておく。

このようなｔｊＳ１実施例によれば、積層メモリをイン
ターフェース基板４０上に集積したので、メモリ素子が
三次元的に集積され、従来よりある二次元メモリ素子に
比べてメモリ容量を増大させることができる。

また、集積した積層メモリ７０の各々にインターフェー
ス部を設けたので、各インターフェース部をｘＹデコー
ダによって選択して任意の情報を一旦書込み、各積層メ
モリ７０へ同時に書込みを行うことができ、また各積層
メモリの最下段の電荷蓄積用コンデンサとなる入出力用
キャパシタＣｄから同時に読出しを行うことができるの
で、シリアルアクセスに比べて高速に書込みおよび読出
しを行うことができる。

なお、上記実施例では、入手刃用キャパシタＣｄとして
、積層メモリの電荷蓄積用コンデンサを用いているが、
外付けにしたコンデンサを用いるようにしても良い。

第４図は第２実施例に係る三次元集積メモリの概念図で
ある゛。本実施例は、積層メモリを二次元状に集積した
三次元集積メモリの一端部に書込み用インターフェース
部５０を設け、他端部に読み出し用インターフェース部
６０を設はファーストイン−ファーストアウト形のメモ
リを構成した例である。

書込み用インターフェース部５０および読み出し用イン
ターフェース部６０の具体的な構成を第５図に示す。書
込み用インターフェース部５０は、スイッチＭＷＩ、Ｍ
Ｗ２．ＭＷ３．　コ＞デンサｃｓｗ等から構成され、ま
た、読み出し用インターフェース部６０は、スイッチＭ
Ｒ１，ＭＷ４．ＭＷ５．コンデンサＣｒｓ等から構成さ
れ、基本的な接続関係は第３図に示すインターフェース
部と同じである。冗なる点は、スイッチＭＷ３を書込み
側に設け、スイッチＭＲ４を読出し側に設けた点にある
。

なお、この三次元集積メモリにおける書込み動作および
読出し動作は前記第１実施例と同様にして行われる。

このような第２実施例によっても第１実施例と同様の作
用効果を得ることができる。

〔発明の効果〕

以上詳記したように本発明によれば、集積された積層メ
モリ素子の各々にインターフェース部を設けたので、同
量書込みおよび同量読出しを行うことができ、高速の書
込みおよび読出しを行うことができる。

【図面の簡単な説明】

第１図は第１実施例の概念図、第２図は第１実施例の電
荷転送方向を示す図、第３図はインターフェース部の構
成図、第４図は第２実施例の概略的な構成を示す図、第
５図は書込み用インターフェース部および読み出し用イ
ンターフェース部の構成図、第６図は先行技術となる三
次元メモリ素子の構成図、第７図は三次元集積メモリの
構成図である。 ３０・・・三次元集積メモリ、４０・・・インターフェ
ース基板、５０・・・書込み用インターフェース部、６
０・・・読み出し用インターフェース部。

Claims (2)

【特許請求の範囲】
1. （１）導電膜とトンネルスイッチ膜とを交互に積層して
   なる積層メモリ素子をＸＹ平面にマトリクス状に集積し
   たものであって、 前記ＸＹ平面の（Ｘ、Ｙ）座標に基づいて前記複数の積
   層メモリ素子の中から任意の積層メモリ素子を選択し、
   その選択した積層メモリ素子に対して所定の信号を出力
   する選択書込み手段と、集積された前記積層メモリ素子
   の同一側の一端部に各々設けられ、前記選択書込み手段
   からの信号入力によって蓄えられた情報を外部から各々
   与えられる書込み信号によって前記各積層メモリ素子に
   同時に書込み、かつ前記各積層メモリ素子に記憶されて
   いる情報を外部から各々与えられる読出し信号によって
   同時に読み出すインターフェース部と、 を具備したことを特徴とする三次元集積メモリ。
2. （２）導電膜とトンネルスイッチ膜とを交互に積層して
   なる積層メモリ素子をＸＹ平面にマトリクス状に集積し
   、 前記ＸＹ平面の（Ｘ、Ｙ）座標に基づいて前記複数の積
   層メモリ素子の中から任意の積層メモリ素子を選択し、
   その選択した、積層メモリ素子に対して所定の信号を出
   力する選択書込み手段と、集積された前記積層メモリ素
   子の各々の一端部に設けられ、前記選択書込み手段から
   の信号入力によって蓄えられた情報を外部から各々与え
   られる書込み信号によって前記各積層メモリ素子に同時
   に書込む書込み用インターフェース部と、集積された前
   記積層メモリ素子の各々の他端部に設けられ、前記各積
   層メモリ素子に記憶されている情報を外部から各々与え
   られる読出し信号によって同時に読み出す読出し用イン
   ターフェース部と、 を具備したことを特徴とする三次元集積メモリ。