JPH0366239A - エラスティックストアのスリップ制御回路 - Google Patents
エラスティックストアのスリップ制御回路Info
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- JPH0366239A JPH0366239A JP1202989A JP20298989A JPH0366239A JP H0366239 A JPH0366239 A JP H0366239A JP 1202989 A JP1202989 A JP 1202989A JP 20298989 A JP20298989 A JP 20298989A JP H0366239 A JPH0366239 A JP H0366239A
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- signal
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
データの動作クロックの乗せ換えを行うエラスティック
ストアにおけるスリップ制御回路に関し。
ストアにおけるスリップ制御回路に関し。
書込みタイミングと読出しタイミングの衝突発生時に読
出しタイミングを適正な位置に変えることで衝突を確実
に防止することを目的とし。
出しタイミングを適正な位置に変えることで衝突を確実
に防止することを目的とし。
エラスティックストアドメモリと、書込みタイミング発
生回路と、読出しタイミング発生回路とを備え、第１の
クロック周波数に同期した入力データが書き込まれたエ
ラスティックストアドメモリから、第２のクロック周波
数に同期した読出し信号により書き込まれたデータを読
み出して出力するエラスティックストアにおいて、エラ
スティックスドアトメモリにおける書込みタイミングと
読出しタイミングの衝突を検出する衝突検出回路と、衝
突検出回路からの衝突検出信号に応じて所定パルス幅の
マスク信号を発生するマスク信号発生回路と、衝突検出
時に読出しタイミング発生回路への動作クロックの供給
を該マスク信号によってマスクするゲート回路とを具備
してなる。
生回路と、読出しタイミング発生回路とを備え、第１の
クロック周波数に同期した入力データが書き込まれたエ
ラスティックストアドメモリから、第２のクロック周波
数に同期した読出し信号により書き込まれたデータを読
み出して出力するエラスティックストアにおいて、エラ
スティックスドアトメモリにおける書込みタイミングと
読出しタイミングの衝突を検出する衝突検出回路と、衝
突検出回路からの衝突検出信号に応じて所定パルス幅の
マスク信号を発生するマスク信号発生回路と、衝突検出
時に読出しタイミング発生回路への動作クロックの供給
を該マスク信号によってマスクするゲート回路とを具備
してなる。
［産業上の利用外ツＦ］
本発明は、エラスティックストアドメモリ（以下、ＥＳ
メモリと称する）を用いて入力データの動作クロックの
乗せ換えを行うエラス ティックストアに係り、特にデータの２度読みあるいは
データ破壊等のスリップ現象が発生することを防止する
スリップ制御回路に関する。
メモリと称する）を用いて入力データの動作クロックの
乗せ換えを行うエラス ティックストアに係り、特にデータの２度読みあるいは
データ破壊等のスリップ現象が発生することを防止する
スリップ制御回路に関する。
入力データの２度読みあるいは欠落等のスリップ現象は
、ＥＳメモリにおいて書込みタイミングと読出しタイミ
ングが衝突することにより生じるが、これはジッタ、ワ
ンプ等の伝送路遅延変動が生じた場合、あるいは相手局
との間で周波数同期状態が崩れた場合などに発生する。
、ＥＳメモリにおいて書込みタイミングと読出しタイミ
ングが衝突することにより生じるが、これはジッタ、ワ
ンプ等の伝送路遅延変動が生じた場合、あるいは相手局
との間で周波数同期状態が崩れた場合などに発生する。
このスリップを回避する一つの方法として例えばＥＳメ
モリを二つ持った並列構成のエラスティックストア回路
が知られている。かかるエラスティック３１〜フ回銘に
おいては、書込みタイミングと読出しタイミングの衝突
が発生した場合には、読出しタイミングを変えることに
よりスリップを回避するスリップ制御が確実に行われる
ことが必要とされている。
モリを二つ持った並列構成のエラスティックストア回路
が知られている。かかるエラスティック３１〜フ回銘に
おいては、書込みタイミングと読出しタイミングの衝突
が発生した場合には、読出しタイミングを変えることに
よりスリップを回避するスリップ制御が確実に行われる
ことが必要とされている。
［従来の技術］
従来のエラスティックストアの構成例が第５図に示され
る。第５図において、■、２はＥＳメモリ、３は書込み
タイミング発生回路、４は読出しタイミング発生回路、
５は禁止領域信号発生回路、６は位相比較器である。
る。第５図において、■、２はＥＳメモリ、３は書込み
タイミング発生回路、４は読出しタイミング発生回路、
５は禁止領域信号発生回路、６は位相比較器である。
書込みタイミング発生回路３は、フリップフロップ３１
．ゲート３２．３３で構成されており、書込みリセット
信号ＷＲが入力され、この書込みリセット信号ＷＲに基
づいてＥＳメモリ１゜２に対する書込みリセット信号Ｗ
ＲＩ、ＷＲ２と書込み禁止信号ＷＩ １．ＷＩ２を発生
する。これらの信号は一方のＥＳメモリに書込みデータ
ＷＤの書込みが行われている間は他方のＥＳメモリへの
データ書込みが禁止されるような形で発生され、それに
よりＥＳＩ、ＥＳ２には書込みデータＷＤが交互に書き
込まれていく。
．ゲート３２．３３で構成されており、書込みリセット
信号ＷＲが入力され、この書込みリセット信号ＷＲに基
づいてＥＳメモリ１゜２に対する書込みリセット信号Ｗ
ＲＩ、ＷＲ２と書込み禁止信号ＷＩ １．ＷＩ２を発生
する。これらの信号は一方のＥＳメモリに書込みデータ
ＷＤの書込みが行われている間は他方のＥＳメモリへの
データ書込みが禁止されるような形で発生され、それに
よりＥＳＩ、ＥＳ２には書込みデータＷＤが交互に書き
込まれていく。
読出しタイミング発生回路４は書込みタイミング発生回
路３と同じ構成となっており、フリップフロップ４１．
ゲート４２．４３を含む。この読出しタイミング発生回
路４は、読出しリセット信号ＲＲを二つに分岐して一方
をセレクトクロックＳＣとしてフリップフロップ４１の
クロック端子Ｃに入力させることで、その出力端子Ｑ、
Ｑから位相が互いに逆相となっている読出し禁止信号Ｒ
ＩＩ、ＲＩ２を発生し、この読出し禁止信号Ｒ１１、Ｒ
Ｉ２を用いてゲート４２．４３を交互に開くことで、読
出しリセット信号ＲＲをゲート４２．４３から交互に出
力してＥＳメモリ１，２に読出しリセット信号ＲＲＩ、
ＲＲ２として供給するよう構成されている。
路３と同じ構成となっており、フリップフロップ４１．
ゲート４２．４３を含む。この読出しタイミング発生回
路４は、読出しリセット信号ＲＲを二つに分岐して一方
をセレクトクロックＳＣとしてフリップフロップ４１の
クロック端子Ｃに入力させることで、その出力端子Ｑ、
Ｑから位相が互いに逆相となっている読出し禁止信号Ｒ
ＩＩ、ＲＩ２を発生し、この読出し禁止信号Ｒ１１、Ｒ
Ｉ２を用いてゲート４２．４３を交互に開くことで、読
出しリセット信号ＲＲをゲート４２．４３から交互に出
力してＥＳメモリ１，２に読出しリセット信号ＲＲＩ、
ＲＲ２として供給するよう構成されている。
ここで、書込み側の書込みクロックＷＣの周波数ｆｌと
読出し側の読出しクロックＲＣの周波数ｆ２とは位相の
違う（保証できない）周波数であるが、平均的には同期
している。ずなわち周波数ｆｌから周波数ｆ２をみると
ジッタ成分を持っているものである。
読出し側の読出しクロックＲＣの周波数ｆ２とは位相の
違う（保証できない）周波数であるが、平均的には同期
している。ずなわち周波数ｆｌから周波数ｆ２をみると
ジッタ成分を持っているものである。
禁止領域信号発生回路５は、ＥＳメモリ２への書込みリ
セゾト信号ＷＲ２に位相同期した所定パルス幅の禁止領
域信号ＩＥを発生する回路である。この禁止領域信号Ｉ
Ｅは、この信号領域内に読出しリセット信号ＲＲ２が入
った場合に読出しリセット信号ＲＲ２の発生タイミング
を変えるためのもである。
セゾト信号ＷＲ２に位相同期した所定パルス幅の禁止領
域信号ＩＥを発生する回路である。この禁止領域信号Ｉ
Ｅは、この信号領域内に読出しリセット信号ＲＲ２が入
った場合に読出しリセット信号ＲＲ２の発生タイミング
を変えるためのもである。
位相比較器６は禁止領域信号ＩＥと読出しリセット信号
Ｒ’Ｒ２の位相を比較し９両者の位相が一致（すなわち
書込みタイミングと読出しタイミングの衝突が発生）し
たならば衝突検出信号ＣＯＬを発生する回路であり、こ
の衝突検出信号Ｃ０Ｌはフリップフロップ４１のリセッ
ト端子Ｒに入力される。
Ｒ’Ｒ２の位相を比較し９両者の位相が一致（すなわち
書込みタイミングと読出しタイミングの衝突が発生）し
たならば衝突検出信号ＣＯＬを発生する回路であり、こ
の衝突検出信号Ｃ０Ｌはフリップフロップ４１のリセッ
ト端子Ｒに入力される。
以下、この従来のエラスティックストアの動作を図面を
参照しつつ説明する。ここで第６図は第５図に示すエラ
スティックストアの通常動作時における各部信号のタイ
ムチャート、第７図は衝突発生時におけるタイムチャー
トである。
参照しつつ説明する。ここで第６図は第５図に示すエラ
スティックストアの通常動作時における各部信号のタイ
ムチャート、第７図は衝突発生時におけるタイムチャー
トである。
第５図のエラスティックストアでは９周波数ｆ１に同期
したシリアルな書込みデータＷＤを周波数ｆ２に同期し
たシリアルな読出しデータＲＤにするために、２個のＥ
Ｓメモリ１，２を使用してクロックの乗せ換えを行うも
のである。
したシリアルな書込みデータＷＤを周波数ｆ２に同期し
たシリアルな読出しデータＲＤにするために、２個のＥ
Ｓメモリ１，２を使用してクロックの乗せ換えを行うも
のである。
すなわち、書込み側では、書込みリセット信号ＷＲから
、交互に出力される書込みリセット信号ＷＲＩ、ＷＲ２
と、互いに逆相の書込み禁止信号Ｗｌｌ、ＷＩ２とを作
り、これらをＥＳメモリ１．２にそれぞれ供給する。Ｅ
Ｓメモリ１．２は書込みリセット信号ＷＲＩ、ＷＲ２に
よりアドレスをリセットされつつ書込み禁止信号ＷＩＩ
、Ｗ■２により交互に書込み禁止状態とされる。それに
より書込みデータＷＤは例えば８ビット単位でＥＳメモ
リ１→ＥＳメモリ２→ＥＳメモリ１というようにＥＳメ
モリｌと２を交互に切り換えながら順次に書き込まれて
行く。
、交互に出力される書込みリセット信号ＷＲＩ、ＷＲ２
と、互いに逆相の書込み禁止信号Ｗｌｌ、ＷＩ２とを作
り、これらをＥＳメモリ１．２にそれぞれ供給する。Ｅ
Ｓメモリ１．２は書込みリセット信号ＷＲＩ、ＷＲ２に
よりアドレスをリセットされつつ書込み禁止信号ＷＩＩ
、Ｗ■２により交互に書込み禁止状態とされる。それに
より書込みデータＷＤは例えば８ビット単位でＥＳメモ
リ１→ＥＳメモリ２→ＥＳメモリ１というようにＥＳメ
モリｌと２を交互に切り換えながら順次に書き込まれて
行く。
読出し側での動作も同様であり、読出しタイミング発生
回路４からの読出しリセット信号ＲＲ１、ＲＲ２と読出
し禁止信号ＲＩＩ、ＲＩ２に基づきＥＳメモリｌとＥＳ
メモリ２を切り換えながら読出しデータＲＤを順次読み
出して行く。
回路４からの読出しリセット信号ＲＲ１、ＲＲ２と読出
し禁止信号ＲＩＩ、ＲＩ２に基づきＥＳメモリｌとＥＳ
メモリ２を切り換えながら読出しデータＲＤを順次読み
出して行く。
いま１例えばＥＳメモリ２において書込みリセット信号
ＷＲ２と読出しリセット信号ＲＲ２のタイミングが衝突
した場合、同一のＥＳメモリに対して書込みと読出しの
アクセスが同一に行われることになるので、ＥＳメモリ
の内部でデータの２度読みや欠落が生じ、データが破壊
される。
ＷＲ２と読出しリセット信号ＲＲ２のタイミングが衝突
した場合、同一のＥＳメモリに対して書込みと読出しの
アクセスが同一に行われることになるので、ＥＳメモリ
の内部でデータの２度読みや欠落が生じ、データが破壊
される。
この衝突状態を回避するため、書込みおよび読出しのリ
セット信号ＷＲ２，ＲＲ２の衝突が発生した場合には、
読出しリセット信号を２度連続して発生することにより
両信号ＷＲ２，ＲＲ２のタイミングをずらすようにして
いる。これは位相比較器６により書込みリセット信号Ｗ
Ｒ２に位相同期した禁止領域信号ＩＥと読出しリセット
信号ＲＲ２どを位相比較し９両者の位相一致時に衝突検
出信号ＣＯＬを読出しタイミング発生回路４のフリップ
フロップ４１のリセット端子Ｒに送出して、このフリッ
プフロップ４１をリセットすることによって行われる。
セット信号ＷＲ２，ＲＲ２の衝突が発生した場合には、
読出しリセット信号を２度連続して発生することにより
両信号ＷＲ２，ＲＲ２のタイミングをずらすようにして
いる。これは位相比較器６により書込みリセット信号Ｗ
Ｒ２に位相同期した禁止領域信号ＩＥと読出しリセット
信号ＲＲ２どを位相比較し９両者の位相一致時に衝突検
出信号ＣＯＬを読出しタイミング発生回路４のフリップ
フロップ４１のリセット端子Ｒに送出して、このフリッ
プフロップ４１をリセットすることによって行われる。
［発明が解決しようとする課題１
上述の従来のエラスティックストアにおける書込み及び
読出しタイミングの衝突回避動作は９例えば第６図中に
おいて読出しリセット信号ＲＲ２が禁止領域信号ＩＥに
図面左側から接近した場合には正常に行われる。
読出しタイミングの衝突回避動作は９例えば第６図中に
おいて読出しリセット信号ＲＲ２が禁止領域信号ＩＥに
図面左側から接近した場合には正常に行われる。
ところが、第７図に示されるように、読出しリセット信
号ＲＲ２が図面右側から禁止信号ＩＥに接近した場合に
は衝突回避が正常に動作しない。
号ＲＲ２が図面右側から禁止信号ＩＥに接近した場合に
は衝突回避が正常に動作しない。
すなわち、この場合には衝突検出信号ＣＯＬがフリップ
フロップ４１にリセット入力されても、読出し禁止信号
ＲＩＩ、ＲＩ２の極性反転タイミングは変わらず、この
ため読出しリセット信号ＲＲ１、ＲＲ２の出力タイミン
グも変化しない。この結果、衝突発生時にはそれ以降に
おいて読出しリセット信号ＲＲ２は本来、第７図に点線
で示す位置で出力されるように発生タイミングが変えら
れなくてはならないにもかかわらず、依然として従前と
同じタイミングで発生し続けられ、衝突状態が継続する
ことになり、データ破壊により正常にクロック乗せ換え
を行えなくなる。
フロップ４１にリセット入力されても、読出し禁止信号
ＲＩＩ、ＲＩ２の極性反転タイミングは変わらず、この
ため読出しリセット信号ＲＲ１、ＲＲ２の出力タイミン
グも変化しない。この結果、衝突発生時にはそれ以降に
おいて読出しリセット信号ＲＲ２は本来、第７図に点線
で示す位置で出力されるように発生タイミングが変えら
れなくてはならないにもかかわらず、依然として従前と
同じタイミングで発生し続けられ、衝突状態が継続する
ことになり、データ破壊により正常にクロック乗せ換え
を行えなくなる。
したがって本発明の目的は、書込み及び読出しタイミン
グの衝突が発生した場合には、読出しタイミングを適正
な位置に確実に変えることにより衝突を確実に回避でき
るスリップ制御回路を提供することにある。
グの衝突が発生した場合には、読出しタイミングを適正
な位置に確実に変えることにより衝突を確実に回避でき
るスリップ制御回路を提供することにある。
［課題を解決するための手段］
第１図は本発明に係る原理説明図である。
本発明に係るエラスティックストアのスリップ制御回路
は、エラスティックストアドメモリ２１と、書込みタイ
ミング発生回路２２と、読出しり ０ イミンク発生回路２３とを備え、第１のクロック周波数
に同期した入力データが書き込まれたエラスティックス
トアドメモリから、第２のクロック周波数に同期した読
出し信号により書き込まれたデータを読み出して出力す
るエラスティックストアにおいて、エラスティックスト
アドメモリにおける書込みタイミングと読出しタイミン
グの衝突を検出する衝突検出回路２４と、衝突検出回路
２４からの衝突検出信号に応じて所定パルス幅のマスク
信号を発生するマスク信号発生回路２５と。
は、エラスティックストアドメモリ２１と、書込みタイ
ミング発生回路２２と、読出しり ０ イミンク発生回路２３とを備え、第１のクロック周波数
に同期した入力データが書き込まれたエラスティックス
トアドメモリから、第２のクロック周波数に同期した読
出し信号により書き込まれたデータを読み出して出力す
るエラスティックストアにおいて、エラスティックスト
アドメモリにおける書込みタイミングと読出しタイミン
グの衝突を検出する衝突検出回路２４と、衝突検出回路
２４からの衝突検出信号に応じて所定パルス幅のマスク
信号を発生するマスク信号発生回路２５と。
衝突検出時に読出しタイミング発生回路２３への動作ク
ロックの供給をマスク信号によってマスクするゲート回
路２６とを具備してなる。
ロックの供給をマスク信号によってマスクするゲート回
路２６とを具備してなる。
［作用］
エラスティックストアドメモリ２１において書込みタイ
ミングと読出しタイミングの衝突が発生した場合、この
衝突状態は衝突検出回路２４によって検出され、−それ
により出力される衝突検出信号によってマスク信号発生
回路２５でマスク信号が発生される。このマスク信号に
よりゲート回路２６が閉じられて読出しタイミング発生
回路２３へのセレクトクロックの供給が一時的に遮断さ
れ、読出しタイミング発生回路２３からエラスティック
ストアドメモリ２１に出力される読出しタイミング信号
の発生タイミングが変更され、衝突状態が回避される。
ミングと読出しタイミングの衝突が発生した場合、この
衝突状態は衝突検出回路２４によって検出され、−それ
により出力される衝突検出信号によってマスク信号発生
回路２５でマスク信号が発生される。このマスク信号に
よりゲート回路２６が閉じられて読出しタイミング発生
回路２３へのセレクトクロックの供給が一時的に遮断さ
れ、読出しタイミング発生回路２３からエラスティック
ストアドメモリ２１に出力される読出しタイミング信号
の発生タイミングが変更され、衝突状態が回避される。
【実施例］
以下９図面を参照して本発明の詳細な説明する。
第２図には本発明の一実施例としてのエラスティックス
トアのスリップ制御回路が示される。
トアのスリップ制御回路が示される。
第２図中、ＥＳメモリ１，２．書込タイミング発生回路
３．読出しタイミング発生回路４．禁止領域信号発生回
路５１位相比較器６は先に第５図により従来技術として
説明したものと同じ構成のものである。
３．読出しタイミング発生回路４．禁止領域信号発生回
路５１位相比較器６は先に第５図により従来技術として
説明したものと同じ構成のものである。
従来のエラスティックストアとの相違点として、読出し
タイミング発生回路４に入力されるセ１ ２ レクトクロックＳＣは読出しリセット信号ＲＲを遅延回
路１０．１１を介して所定時間の遅延を与えた後に、ゲ
ート９を介して読出しタイミング発生回路４のフリップ
フロップ４１のクロック端子Ｃに入力されるようになっ
ている。ここで遅延回路１０．１１はシフトレジスタで
構成されている。また９位相比較器６からの衝突検出信
号ＣＯＬはインバータ７を介してフリップフロップ６の
クロック端子ＣＫに入力されており、このフリップフロ
ップ８の出力Ｑがクロックマスク信号ＣＭとしてゲート
９に入力されて、ゲート９の開閉を制御できるよう構成
されている。なお、フリップフロップ８のリセットは、
遅延回路１１の出力信号ＱＨがクロックマスククリア信
号Ｃ’ＭＣとしてリセット端子Ｒに入力されることで実
行される。
タイミング発生回路４に入力されるセ１ ２ レクトクロックＳＣは読出しリセット信号ＲＲを遅延回
路１０．１１を介して所定時間の遅延を与えた後に、ゲ
ート９を介して読出しタイミング発生回路４のフリップ
フロップ４１のクロック端子Ｃに入力されるようになっ
ている。ここで遅延回路１０．１１はシフトレジスタで
構成されている。また９位相比較器６からの衝突検出信
号ＣＯＬはインバータ７を介してフリップフロップ６の
クロック端子ＣＫに入力されており、このフリップフロ
ップ８の出力Ｑがクロックマスク信号ＣＭとしてゲート
９に入力されて、ゲート９の開閉を制御できるよう構成
されている。なお、フリップフロップ８のリセットは、
遅延回路１１の出力信号ＱＨがクロックマスククリア信
号Ｃ’ＭＣとしてリセット端子Ｒに入力されることで実
行される。
以下、実施例回路の動作を図面を参照して説明する。第
３図は実施例回路における通常動作時の各部信号のタイ
ムチャート、第４図は衝突発生時の各部信号のタイムチ
ャートである。
３図は実施例回路における通常動作時の各部信号のタイ
ムチャート、第４図は衝突発生時の各部信号のタイムチ
ャートである。
通常動作時においては、読出しリセット信号ＲＲが遅延
回路１０．１１で所定時間の遅延を与えられた後に、ゲ
ート９を介して読出しタイミング発生回路４のフリップ
フロップ４１にセレクトクロックＳＣとして入力され、
それによりフリップフロップ４１の出力端子Ｑ、Ｑから
の読出し禁止信号ＲＩＩ、Ｒ，Ｉ２が反転出力される。
回路１０．１１で所定時間の遅延を与えられた後に、ゲ
ート９を介して読出しタイミング発生回路４のフリップ
フロップ４１にセレクトクロックＳＣとして入力され、
それによりフリップフロップ４１の出力端子Ｑ、Ｑから
の読出し禁止信号ＲＩＩ、Ｒ，Ｉ２が反転出力される。
そしてこの読出し禁止信号Ｒ１１，ＲＩ２によりゲート
４２．４３が交互に開かれて、読出しリセット信号ＲＲ
がＥＳメモリ１，２にそれぞれリセット信号ＲＲＩ、Ｒ
Ｒ２として供給される。
４２．４３が交互に開かれて、読出しリセット信号ＲＲ
がＥＳメモリ１，２にそれぞれリセット信号ＲＲＩ、Ｒ
Ｒ２として供給される。
次に衝突発生時について説明する。いまＥＳメモリ２に
おいて書込みタイミングと読出しタイミングが同一とな
り、タイミングの衝突が発生したものとする。この衝突
は位相比較器６により検出されて衝突検出信号ＣＯＬが
発生される。この衝突検出信号ＣＯＬはインバータ７を
介してフリップフロップ８のクロック端子ＧＫに入力さ
れ、それによりフリップフロップ８は衝突検出信号Ｃｏ
１３ ４ Ｌの立下がりエツジを検出することで出力端子から’
Ｈ”レベルのクロックマスク信号ＣＭを発生する（第４
図■参照）。このクロックマスク信号ＣＭによりゲート
９が閉じられてセレクトクロックＳＣがマスクされ（第
４図■参照）、読出しタイミング発生回路４へのセレク
トクロックＳＣの供給が遮断される。
おいて書込みタイミングと読出しタイミングが同一とな
り、タイミングの衝突が発生したものとする。この衝突
は位相比較器６により検出されて衝突検出信号ＣＯＬが
発生される。この衝突検出信号ＣＯＬはインバータ７を
介してフリップフロップ８のクロック端子ＧＫに入力さ
れ、それによりフリップフロップ８は衝突検出信号Ｃｏ
１３ ４ Ｌの立下がりエツジを検出することで出力端子から’
Ｈ”レベルのクロックマスク信号ＣＭを発生する（第４
図■参照）。このクロックマスク信号ＣＭによりゲート
９が閉じられてセレクトクロックＳＣがマスクされ（第
４図■参照）、読出しタイミング発生回路４へのセレク
トクロックＳＣの供給が遮断される。
この結果、フリップフロップ４１の出力Ｑ、 Ｑである
読出し禁止信号ＲＩＩ、ＲＩ２は極性が反転せず、した
がって９次に入力された読出しリセット信号ＲＲは再び
ゲート４３を介してＥＳメモリ２に読出しリセット信号
ＲＲ２として入力される（第４図◎参照）。すなわち、
ＥＳメモリ２へ読出しリセット信号ＲＲ２が２度連続し
て入力されることとなり、書込みリセット信号ＷＲ２に
対して読出しリセット信号ＲＲ２の発生タイミングが変
わることになる。
読出し禁止信号ＲＩＩ、ＲＩ２は極性が反転せず、した
がって９次に入力された読出しリセット信号ＲＲは再び
ゲート４３を介してＥＳメモリ２に読出しリセット信号
ＲＲ２として入力される（第４図◎参照）。すなわち、
ＥＳメモリ２へ読出しリセット信号ＲＲ２が２度連続し
て入力されることとなり、書込みリセット信号ＷＲ２に
対して読出しリセット信号ＲＲ２の発生タイミングが変
わることになる。
この後、フリップフロップ８は、読出しリセット信号Ｒ
Ｒをシフトレジスタ１１でシフトさせることで発生され
たクロックマスククリア信号ＣＭＣでクリアされ（第４
図■参照）、以降は通常時の動作となる。
Ｒをシフトレジスタ１１でシフトさせることで発生され
たクロックマスククリア信号ＣＭＣでクリアされ（第４
図■参照）、以降は通常時の動作となる。
本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例ではＥＳメモリとして２ポーｈ
ＲＡ Ｍを２個並列構成したものを用いたが９本発明は
これに限られるものではなく。
。例えば上述の実施例ではＥＳメモリとして２ポーｈ
ＲＡ Ｍを２個並列構成したものを用いたが９本発明は
これに限られるものではなく。
２ポ一トＲＡＭを１個でＥＳメモリを構成するようにし
たものであってもよい。
たものであってもよい。
〔発明の効果］
本発明によれば、書込みタイミングとあε出しタイミン
グが衝突した場合には、読出しタイミングを適正な位置
へ確実に変化させることができ、それによりスリップに
よるデータ破壊の発生を確実に防止できるようになる。
グが衝突した場合には、読出しタイミングを適正な位置
へ確実に変化させることができ、それによりスリップに
よるデータ破壊の発生を確実に防止できるようになる。
第１図は本発明に係る原理説明図。
第２図は本発明の一実施例としてのエラステ ５
６
イックストアのスリップ制御回路を示すブロック図。
第３図は実施例回路における通常動作時の各部信号のタ
イムチャート。 第４図は実施例回路における衝突発生時の各部信号のタ
イムチャート。 第５図はエラスティックストアのスリップ制御回路の従
来例を示すブロック図。 第６図は従来例回路における通常動作時の各部信号のタ
イムチャート、および。 第７図は従来例回路における衝突発生時の各部信号のタ
イムチャートである。 図において。 １．２・・・ＥＳメモリ ３・・・書込みタイミング発生回路 ４・・・読出しタイミング発生回路 ５−・・禁止領域信号発生回路 ６・・・位相比較器 ７・・・インバータ ８．３１．４１−・・フリップフロップ９．３２．３３
，４２．４３・・・ゲート１０．１１・・・シフトレジ
スタ ＷＲ，ＷＲｌ、ＷＲ２・・・書込みリセット信号ＷＩＩ
、ＷＩ２・・・書込み禁止信号 ＲＲ，ＲＲＩ、ＲＲ２・・・読出しリセット信号ＲＩＩ
、ＲＩ２−・・読出し禁止信号 ＳＣ・・・セレクトクロック ＣＭ・・・クロックマスク０弓 ＣＭＣ・・・クロックマスククリア信号 ７ ８ ｔｒ ジに検ポイ言号 本怒明 ３２６− 特開平３ ６６２３９ （８） 特開平３ ６６２３９ （９） ４足朱例回路のタイムチャート目軒交犯生時） ３３１−
イムチャート。 第４図は実施例回路における衝突発生時の各部信号のタ
イムチャート。 第５図はエラスティックストアのスリップ制御回路の従
来例を示すブロック図。 第６図は従来例回路における通常動作時の各部信号のタ
イムチャート、および。 第７図は従来例回路における衝突発生時の各部信号のタ
イムチャートである。 図において。 １．２・・・ＥＳメモリ ３・・・書込みタイミング発生回路 ４・・・読出しタイミング発生回路 ５−・・禁止領域信号発生回路 ６・・・位相比較器 ７・・・インバータ ８．３１．４１−・・フリップフロップ９．３２．３３
，４２．４３・・・ゲート１０．１１・・・シフトレジ
スタ ＷＲ，ＷＲｌ、ＷＲ２・・・書込みリセット信号ＷＩＩ
、ＷＩ２・・・書込み禁止信号 ＲＲ，ＲＲＩ、ＲＲ２・・・読出しリセット信号ＲＩＩ
、ＲＩ２−・・読出し禁止信号 ＳＣ・・・セレクトクロック ＣＭ・・・クロックマスク０弓 ＣＭＣ・・・クロックマスククリア信号 ７ ８ ｔｒ ジに検ポイ言号 本怒明 ３２６− 特開平３ ６６２３９ （８） 特開平３ ６６２３９ （９） ４足朱例回路のタイムチャート目軒交犯生時） ３３１−
Claims (1)
- 【特許請求の範囲】 エラスティックストアドメモリ（２１）と、書込みタイ
ミング発生回路（２２）と、読出しタイミング発生回路
（２３）とを備え、第１のクロック周波数に同期した入
力データが書き込まれたエラスティックストアドメモリ
から、第２のクロック周波数に同期した読出し信号によ
り書き込まれたデータを読み出して出力するエラスティ
ックストアにおいて、該エラスティックストアドメモリ
における書込みタイミングと読出しタイミングの衝突を
検出する衝突検出回路（２４）と、 該衝突検出回路（２４）からの衝突検出信号に応じて所
定パルス幅のマスク信号を発生するマスク信号発生回路
（２５）と、 衝突検出時に該読出しタイミング発生回路（２３）への
動作クロックの供給を該マスク信号によってマスクする
ゲート回路（２６）と を具備してなるエラスティックストアのスリップ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202989A JPH0366239A (ja) | 1989-08-04 | 1989-08-04 | エラスティックストアのスリップ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1202989A JPH0366239A (ja) | 1989-08-04 | 1989-08-04 | エラスティックストアのスリップ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0366239A true JPH0366239A (ja) | 1991-03-20 |
Family
ID=16466489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1202989A Pending JPH0366239A (ja) | 1989-08-04 | 1989-08-04 | エラスティックストアのスリップ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0366239A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01139395A (ja) * | 1987-10-13 | 1989-05-31 | Abc Sebrn Tech Corp Inc | 飲物の分配装置 |
| JPH0681999U (ja) * | 1993-05-06 | 1994-11-25 | 二和商事株式会社 | 濃縮飲料分与装置 |
-
1989
- 1989-08-04 JP JP1202989A patent/JPH0366239A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01139395A (ja) * | 1987-10-13 | 1989-05-31 | Abc Sebrn Tech Corp Inc | 飲物の分配装置 |
| JPH0681999U (ja) * | 1993-05-06 | 1994-11-25 | 二和商事株式会社 | 濃縮飲料分与装置 |
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