JPH03183230A

JPH03183230A - バッファスリップ検出回路

Info

Publication number: JPH03183230A
Application number: JP1322965A
Authority: JP
Inventors: Takeshi Taguchi; 武司田口
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-12
Filing date: 1989-12-12
Publication date: 1991-08-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕例えば、装置側クロックに同期したデータを回線側クロ
ックに同期させて出力する際に使用するバッファスリッ
プ検出回路に関し、バッファスリップの発生とアラームの送出とを常に一致
させる様にすることを目的とし、第１．第２のメモリと
装置側クロックに同期した第１のパルスを利用して該第
１．第２の書き込み制御信号を生成する書き込み制御信
号全底部と回線側クロックに同期した第２のパルスを利
用して第１．第２の読み出し制御信号を送出するが、リ
セット信号が入力した時は初期状態時の読み出し制御信
号を次の該第２のパルスが入力するまで保持する読み出
し制御信号生成部とを設け、該第１第２のメモリに対し
てデータの書き込み、読み出しを交互に行なって該装置
側クロックに同期したデータを回線側クロックに同期し
たデータに変換する際に、該書き込み制御信号と該読み
出し制御信号との位相比較を行い、該比較結果が予め定
めた読み出しアクセス禁止領域に入った時はＬレベルの
比較結果を送出する位相比較部分と入力した比較結果が
Ｌレベルの時、該回線側クロックおよび該第２のクロッ
クを利用して、該■７レベルの比較結果に隣接する該第
２のパルスの立上り点よりも遅れた立上り点を持つアラ
ームおよび該リセット信号を生成するアラーム生成部分
とを有する様に構成する。

〔産業上の利用分野］本発明は２例えば、装置側クロックに同期したデータを
回線側クロックに同期させて出力する際に使用するバッ
ファスリップ検出回路に関するものである。

一般に、装置側クロックに同期したデータを非同期の回
線側クロックに同期させる為２例えばエラステイクメモ
リＥＳを２面設け、これらのメモリに対して装置側クロ
ックでデータの書き込み１回線側クロックで書き込んだ
データの読み出しを交互に行う。

この時、バッファスリップの発生とアラームの送出とを
常に一敗させる様にすることが必要である。

〔従来の技術〕

第４図はクロック乗換回路の一例を示す図、第５図は従
来例の回路構成図、第６図は第５図の動作説明図を示す
。尚、第６図中の左側の符号は第５図中の同じ符号の部
分の波形を示す。

ここで、第５図中のフリップフロップＩＩ、　ＯＲゲ−
１１２，１３は＃Ｉパターン生生成分ｌの構成部分。

ＮＡＮＤゲート２１．　　フリップフロップ２２．　Ｏ
Ｒゲート２３は位相比較部分２の構成部分、フリップフ
ロップ３１、　ＯＲゲート３２．３３は＃２パターン生
底部分３の構成部分を示す。以下、第４図、第６図を参
照して第５図の動作を説明する。

まず、第４図に示す時分割多重バス４３から並列８ビツ
トのデータが並列／直列変換部分４４で直列に変換され
、　＃Ｉ、　Ｒ２エラステイクメモリ（以下。

＃１．　Ｒ２ＥＳと省略する）４１．４２に印加される
。

次に、第５図に示す様に装置側クロックに同期した８に
パルスＷ８Ｋがクロックとしてフリップフロップ（以下
、ＦＦと省略する０１に入力するが。

このＦＦは入力クロックを２分周する接続になっている
ので、このＦＦから２分周出力が書き込み禁止信号−１
１として＃Ｉ　ＥＳ　４１に送出される。

また、ＯＲゲート１２でこの書き込み禁止信号と８にパ
ルス−８にとのＯＲが取られて、該書き込み禁止信号旧
１と立上り点が同一の書き込みリセット信号ＷＲＩが同
じ＜　＃Ｉ　ＥＳ　４１に送出される（第６図■、■、
■参照）。

尚、書き込みリセット信号ＷＲＩ及び書き込み禁止信号
旧１の立上り点より半周勘違れて（８にパルスＷ８にの
相隣る立上り点間を１周期とする）同じ立上り点を持つ
書き込みリセット信号ＷＲ２，書き込み禁止信号ＷＩ２
がＲ２ＥＳに送出される（第６図−■、■参照）。

ここで、書き込み禁止信号−Ｉｆ、　ＷＩ２がＨレベル
の間はＥＳに対するデータの書き込みが可であるが、Ｌ
　レベルになるとＥＳに対するデータの書き込みが不可
となるので、第６図−■、■に示す様にＩｌｌ　ＥＳ、
　１１２　ＥＳへの書き込みは８に周期で交互に行われ
る。

さて、＃Ｉ　ＥＳには上記の様に書き込みリセット信号
−Ｒ１と書き込み禁止信号Ｗｌｌが同時に加えられるが
、前者の立上りで書き込みスタートとなり。

後者の立上りで書き込み可となるので、装置側クロック
である６４にパルス５ＹＳ６４にで＃Ｉ　ＥＳにデータ
が書き込まれる。また、＃２８５に対しても同様に６４
にパルス５ＹＳ６４にで１１２　ＥＳにデータが書き込
まれる。

一方、Ｉｌｌ　ＥＳ、　＃２　ＥＳからのデータの読み
出しは書き込みと同様に、　ＦＦ３１を用いて回線側ク
ロックに同期した８にパルスＲ８Ｋを２分周して読み出
し禁止信号Ｒ１１を得る。

また、　ＯＲゲート３３で読み出し禁止信号Ｒ１１と回
線側クロックに同期した８にパルスＲ８にとのＯＲを取
って得た読み出しリセット信号ＲＲＩと前記の読み出し
禁止信号ＲＩＩとを用いて、読み出しスタートおよび読
み出し可の状態にして回線側クロック（図示せず）によ
り読み出される（第６図−■。

［相］、■参照）。

ここで、第６図−■、＠に示す様に＃Ｉ　ＥＳに対する
データの書き込み、読み出しが隣接している為、書き込
みと読み出しが衝突するとデータが破損するので、第６
図−■に示す斜線部分（読み出しアクセス禁止領域）に
読み出しパルスが入ったら、読み出しパルスを半周期ず
らして衝突しない様にしている。

即ち、　ＮＡＮＤゲート２１で書き込み禁止信号−１１
と入力する読み出しアクセス禁止領域信号５ＷＩＮＤと
のＮＡＮＤを取り、ＦＦ２２で装置側クロックに同期し
た６４にパルス５ＹＳ６４にで打ち抜くと第６図−■に
示すＬレベルのパルス＾が得られる。

そして、このパルスＡと＃２　ＥＳの読み出しリセット
信号ＲＲ２とのＯＲをＯＲゲート２３で取ると第６図−
［相］に示すパルスが得られるが、このパルスでＦＦ　
３１をリセットすると、　ＦＦ　３１の端子Ｑはし状態
になり、読み出し禁止信号ＲＩＩ、　Ｒｒ２は次の８に
パルスＲ８Ｋが入力するまでの半周期分が直前の状態を
保持する（第６図−０〜＠参照）。

これにより、　Ｉｌｌ　ＥＳの同じデータを２度読み出
すバッファスリップが発生するので、　ＯＲゲート２３
の出力をアラームとして送出する。

ここで、　ＯＲゲート２３でパルスＡと＃２　ＥＳの読
み出しリセット信号ＲＲ２とのＯＲを取るが、この読み
出しリセット信号の立上り点は前記の様に＃２　ＥＳか
らデータの読み出しをスタートさせても可と云うことで
あるから、その前は読み出しリセット信号ＲＲＩを用い
てＩＩＩ　ＥＳを読み出していることになり、＃ＩＥＳ
の書き込みと読み出しの衝突を、読み出しリセット信号
ＲＲ２で監視することになる。

また、書き込みと読み出しの衝突がなければ。

読み出しリセット信号ＲＲＩ　とＲＲ２は第６図−［相
］。

■に示す様にイ１１ロ、ハ交互に現れる筈であるが、半
周期ずらすことによりへの位置にＲＲＩが現れず１口、
二と読み出しリセット信号ＲＲ２が２回現れ、データの
２度読みをする（データは破壊しない）。

〔発明が解決しようとする課題〕

上記で説明した様に、　ＥＳに対する書き込みと読み出
しが衝突することによるデータの破壊を避ける為、読み
出しリセット信号を半周期ずらして。

データを２度読みをした為、バッファスリップ発生のア
ラームが送出された。

しかし、半周期ずれなくても（即ち、バッファスリップ
が発生しなくても）バッファスリップ発生のアラームが
送出される場合がある。以下、第７図を用いて詳細に説
明する。

先ず、上記と同様に、　ＯＲゲート２３で第７図−〇。

■に示す読み出しリセット信号ＲＲ２とパルスＡのＬの
部分のＯＲを取ると、第７図−［相］に示す様なアラー
ムが送出されると共に、　ＦＦ　３１がリセットされる
。

そこで、　ＦＦ　３１の端子ＱがＬの状態になり、これ
に対応して第７図−［相］に示す＋１２　ＥＳの読み出
し禁止信号ＲＩ２がＬになるが、ここは既にしになって
いるので、端子ＱがＬになったと云う変化が見られない
。

その後、第７図−■に示す回線側クロックに同期した８
にパルスＲ８にの立上りで、ＦＦ　３１の端子ＱがＨに
なるので、第７図−〇に示す読み出し禁止信号ＲＩ２が
Ｈになり、半周期ずれるべきものがずれない。

即ち、読み出し禁止信号！１１２が半周期ずれないのに
、換言すればバッファスリップが発生しないのにアラー
ムが送出される場合があると云う問題がある。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、　４１．４２は第１．第２の書き込み制御信号に
よってデータの書き込みが制御され、第１．第２の読み
出し制御信号によってデータの読み出しが制御される第
１．第２のメモリで、１は装置側クロックに同期した第
１のパルスを利用して該第１、第２の書き込み制御信号
を生成する書き込み制御信号生成部であり、５は回線側
クロックに同期した第２のパルスを利用して第１．第２
の読み出し制御信号を送出するが、リセット信号が入力
した時は初期状態時の読み出し制御信号を次の該第２の
パルスが入力するまで保持する読み出し制御信号生成部
である。

また、２は該書き込み制御信号と該読み出し制御信号と
の位相比較を行い、該比較結果が予め定めた読み出しア
クセス禁止領域に入った時はＬレベルの比較結果を送出
する位相比較部分で、６は入力した比較結果がＬレベル
の時、該回線側クロックおよび該第２のクロックを利用
して、該Ｌレベルの比較結果に隣接する該第２のパルス
の立上り点よりも遅れた立上り点を持つアラームおよび
該リセット信号を生成するアラーム生成部分である。

〔作用〕

本発明はアラーム生成部分を設けて、第６図■に示すパ
ルスＡを回線側クロックに同期させた後、このパルス八
と回線側クロックに同期した第２のパルスを反転した反
転第２パルスから生成した生成信号をアラームと第２の
パターン生成部分のリセットに使用する。

ここで、この生成信号の立上り点は上記パルスＡの立上
り点の直後に入力する回線側クロックに同期した第２の
パルスの立上り点より遅れる様になっている。

そこで、従来例の様にパルスへの直後に入力した８にパ
ルスＲ８にの立上り点で第２のパターン生成部分が動作
状態に入っても、生成信号の立上り点で直ちにリセット
されるので、バッファスリップが発生し、アラームが送
出される。

即ち、バッファスリップの発生とアラームの送出とが一
致する。

〔実施例〕

第２図は本発明の実施例の回路構成図、第３図は第２図
の動作説明図を示す。

尚、第３図中の左側の符号は第２図中の同し符号の分の
波形を示す。また、全図を通じて同一符号は同一対象物
を示す。

ここで、フリップフロップ５１．　ＯＲゲート５２．５
３は読み出し制御信号生成部分５の構成部分、　ＮＡＮ
Ｄゲート２１．フリップフロップ２２．　ＯＲゲート２
３は位相比較部分２の構成部分、インバータ６１．フリ
ップフロップ６２．　ＯＲゲート６３はアラーム生成部
分６の構成部分を示す。

以下、第３図を参照して第２図の動作を説明する。尚、
書き込み制御信号生成部分１および読みだし制御信号住
威部分５の動作については従来例で詳細に説明している
ので概略説明し９本発明の部分については詳細に説明す
る。

先ず、装置側クロックに同期した８にパルス−８Ｋ（特
許請求範囲の第１のパルスに対応する）をフリップフロ
ップ（以下、ＦＦと省略する）１１で２分周して＃Ｉ　
ＥＳ　４１と＃２　ＵＳ　４２に対する書き込み禁止信
号［１，［２を生成すると共に、　ＯＲゲー）　１２゜
１３でこの２つの書き込み禁止信号と８にパルス−８に
とのＯＲを取って書き込みリセット信号ＷＲＩ、　ＷＲ
２を生成する（第３図−■〜■参照）。

ここで、　＃Ｉ　ＥＳ、　１１２　ＥＳは特許請求の範
囲の第１のメモリ、第２のメモリに対応する。

そして、書き込み禁止信号旧１と読み出しアクセス禁止
領す、１ｓＷＩｌｌｉ［＋とのＮＡＮＤを取った信号を
、　ＦＦ２２において回線側クロックである６４にパル
スに同期させて（この同期信号が従来例のＡパルスであ
る）ＯＲゲート２３に加える（第３図−■、■、■参照
）。

一方、回線側クロックに同期した８にパルスＲ８Ｋ　（
特許請求の範囲の第２のパルスに対応する）をＦＦ５１
で２分周してＩｌｌ　ＥＳ　４１と１１２　ＥＳ　４２
に対する読み出し禁止信号ＲＩ２．　Ｒ１１を生成する
と共に、　ＯＲアゲ−−１２，１３でこの２つの読み出
し禁止信号と８にパルスＲ８にのＯＲを取って読み出し
リセット信号ＲＲ２，ＲＲＩを生成する（第３図−〇〜
［相］参照）。

そして、読み出しリセット信号ＲＲ２を上記のＯＲゲー
トに加えて、　ＦＦ　２２の出力とＯＲを取ると第３図
−［相］に示す様なパルス八“（従来例のアラーム信号
である）が得られる。

このパルスＡ°は回線側クロックである６４にパルス１
６４ＫＳでＦＦ　６２に取り込まれて第３図−■に示す
様なパルスＢが得られ、　ＯＲゲート６３に加えられる
。

一方、このゲートにはインバータ６１で反転された上記
の８にパルスＲ８にも加えられているので１パルスＢと
のＯＲが取られて第３図−■に示す様なパルスが得られ
るが、これをアラームとＦＦ　５１のリセットに使用す
る。

ここで、第３図−［相］に示す８にパルスＲ８にの立上
り点ホでＦＦ　５１は動作して端子ＱがＨレベルになる
ので、読み出し禁止信号の状態は前の状態に対して反転
するが、直ちにＯＲゲートの出力（第３図−■の立上り
点へ）でＦＦ　５１がリセットされるためにＦＦ　５１
の端子ｑがＬレベルになり、この状態が次の８にパルス
の立上り点まで続く。

これにより、第３図−■、ｏに示す様に読み出し禁止信
号Ｒ１１，ＲＩ２の状態が半周期ずれてスリップが発生
し、アラームが送出する。

即ち、バッファスリップの発生とアラームの送出とが常
に一致する。

〔発明の効果〕

以上詳細に説明した様に１本発明によればバッファスリ
ップの発生とアラームの送出とが常に一致すると云う効
果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例の回路構成図、第３図は第２図
の動作説明図、第４図はクロック乗換回路の一例を示す図、第５図は従
来例の回路構成図、第６図は第５図の動作説明図、第７図は第５図の問題点説明図を示す。図において、１は書き込み制御信号生成部分、２は位相比較部分、５は読み出し制御信号生成部分、６はアラーム生成部分、４１は第１のメモリ、４２は第２のメモリを示す。杢膏明の実施りｊの回踏憫族図Ｍ２図Ｏ ■ ［相］第５図の間Ｒ砦、説明図

Claims

【特許請求の範囲】第１、第２の書き込み制御信号によってデータの書き込
みが制御され、第１、第２の読み出し制御信号によって
データの読み出しが制御される第１、第２のメモリ（４
１、４２）と装置側クロックに同期した第１のパルスを利用して該第
１、第２の書き込み制御信号を生成する書き込み制御信
号生成部（１）と回線側クロックに同期した第２のパル
スを利用して第１、第２の読み出し制御信号を送出する
が、リセット信号が入力した時は初期状態時の読み出し
制御信号を次の該第２のパルスが入力するまで保持する
読み出し制御信号生成部（５）とを設け、該第１、第２のメモリに対してデータの書き込み、読み
出しを交互に行なって該装置側クロックに同期したデー
タを回線側クロックに同期したデータに変換する際に、該書き込み制御信号と該読み出し制御信号との位相比較
を行い、該比較結果が予め定めた読み出しアクセス禁止
領域に入った時はＬレベルの比較結果を送出する位相比
較部分（２）と入力した比較結果がＬレベルの時、該回線側クロックお
よび該第２のクロックを利用して、該Ｌレベルの比較結
果に隣接する該第２のパルスの立上り点よりも遅れた立
上り点を持つアラームおよび該リセット信号を生成する
アラーム生成部分（６）とを有することを特徴とするバ
ッファスリップ検出回路。