JPH036655B2 - - Google Patents
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- JPH036655B2 JPH036655B2 JP31557586A JP31557586A JPH036655B2 JP H036655 B2 JPH036655 B2 JP H036655B2 JP 31557586 A JP31557586 A JP 31557586A JP 31557586 A JP31557586 A JP 31557586A JP H036655 B2 JPH036655 B2 JP H036655B2
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- silicon film
- polycrystalline silicon
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、特に
多結晶シリコンを主成分とする電極または電極配
線とこれに積層される絶縁膜を形成する方法に関
する。
多結晶シリコンを主成分とする電極または電極配
線とこれに積層される絶縁膜を形成する方法に関
する。
（従来の技術）
半導体基板主面の絶縁膜上に多結晶シリコン膜
を形成し、さらにその上に絶縁膜を形成した積層
膜を電極または電極配線として利用する半導体装
置は多い。このような半導体装置の一例として
EPROM（紫外線消去型再書込み可能な読出し専
用メモリ）をとりあげ、そのメモリセルの製造工
程を第３図ａ，ｂを参照して説明する。すなわ
ち、まず第３図ａに示すようにP-型シリコン基
板３１のフイールド酸化膜３２に囲まれた島状の
素子領域表面に厚さ約500Åの第１の熱酸化膜３
３を形成する、次に、その上に厚さ約1000Åの第
１の多結晶シリコン膜３４を低圧CVD法（化学
的気相成長法）により形成する。次に、上記多結
晶シリコン膜３４にリンを熱拡散によりドープし
た後、約1000℃において熱酸化を行い、厚さ500
Åの第２の熱酸化膜３５を形成する。次に、全面
にコントロールゲート用の第２の多結晶シリコン
膜３６を堆積する。次に、写真蝕刻法により第２
の多結晶シリコン膜３６、第２の熱酸化膜３５、
第１の多結晶シリコン膜３４および第１の熱酸化
膜３３を順次エツチングして第３図ｂに示すよう
にコントロールゲート３６′、第２ゲート酸化膜
３５′、フローテイングゲート３４′および第１ゲ
ート酸化膜３３′を形成する。次に、これらの積
層膜をマスクとしてＮ型不純物をイオン注入し、
熱処理を行なつてN+型ドレイン領域３７および
N+型ソース領域３８を形成すると共に積層膜外
面に酸化膜３９を形成する。次に、全面にパツシ
ベーシヨン膜（たとえばPSG膜）４０を堆積し
た後、選択的にエツチングしてコンタクトホール
を開孔し、さらに全面にアルミニウム−シリコン
膜を堆積したのちパターニングしてドレイン電極
４１およびソース電極４２を形成する。
を形成し、さらにその上に絶縁膜を形成した積層
膜を電極または電極配線として利用する半導体装
置は多い。このような半導体装置の一例として
EPROM（紫外線消去型再書込み可能な読出し専
用メモリ）をとりあげ、そのメモリセルの製造工
程を第３図ａ，ｂを参照して説明する。すなわ
ち、まず第３図ａに示すようにP-型シリコン基
板３１のフイールド酸化膜３２に囲まれた島状の
素子領域表面に厚さ約500Åの第１の熱酸化膜３
３を形成する、次に、その上に厚さ約1000Åの第
１の多結晶シリコン膜３４を低圧CVD法（化学
的気相成長法）により形成する。次に、上記多結
晶シリコン膜３４にリンを熱拡散によりドープし
た後、約1000℃において熱酸化を行い、厚さ500
Åの第２の熱酸化膜３５を形成する。次に、全面
にコントロールゲート用の第２の多結晶シリコン
膜３６を堆積する。次に、写真蝕刻法により第２
の多結晶シリコン膜３６、第２の熱酸化膜３５、
第１の多結晶シリコン膜３４および第１の熱酸化
膜３３を順次エツチングして第３図ｂに示すよう
にコントロールゲート３６′、第２ゲート酸化膜
３５′、フローテイングゲート３４′および第１ゲ
ート酸化膜３３′を形成する。次に、これらの積
層膜をマスクとしてＮ型不純物をイオン注入し、
熱処理を行なつてN+型ドレイン領域３７および
N+型ソース領域３８を形成すると共に積層膜外
面に酸化膜３９を形成する。次に、全面にパツシ
ベーシヨン膜（たとえばPSG膜）４０を堆積し
た後、選択的にエツチングしてコンタクトホール
を開孔し、さらに全面にアルミニウム−シリコン
膜を堆積したのちパターニングしてドレイン電極
４１およびソース電極４２を形成する。
上記第３図ｂのEPROMセルは、セルトランジ
スタのN+型ドレイン領域３７とコントロールゲ
ート３６′とに正の高電圧を加えてフローテイン
グゲート３４′に電子を注入して書込みを行うも
のである。この注入電子は長期間にわたつてフロ
ーテイングゲート３４′に蓄積される必要がある。
しかしながら、何らかの偶発的な原因によつて正
の高電圧がコントロールゲート３６′に印加され
ると、フローテイングゲート３４′に蓄積されて
いた注入電子は第２ゲート酸化膜３５′を経てコ
ントロールゲート３６′に吸収され、知らぬ間に
記憶が消去かれてしまうことがある。これは、発
生頻度がたとえまれであつてもEPROMにとつて
は致命的な欠陥である。このような現象は、第２
ゲート酸化膜３５′の耐圧が低いことに起因する。
スタのN+型ドレイン領域３７とコントロールゲ
ート３６′とに正の高電圧を加えてフローテイン
グゲート３４′に電子を注入して書込みを行うも
のである。この注入電子は長期間にわたつてフロ
ーテイングゲート３４′に蓄積される必要がある。
しかしながら、何らかの偶発的な原因によつて正
の高電圧がコントロールゲート３６′に印加され
ると、フローテイングゲート３４′に蓄積されて
いた注入電子は第２ゲート酸化膜３５′を経てコ
ントロールゲート３６′に吸収され、知らぬ間に
記憶が消去かれてしまうことがある。これは、発
生頻度がたとえまれであつてもEPROMにとつて
は致命的な欠陥である。このような現象は、第２
ゲート酸化膜３５′の耐圧が低いことに起因する。
（発明が解決しようとする問題点）
本発明は、上記したように多結晶シリコンを主
成分とする電極または電極配線に積層される絶縁
膜の耐圧が低いことに起因する問題点を解決すべ
くなされたもので、上記耐圧を向上させることが
でき、EPROMセルの形成に適用した場合にはセ
ルの信頼性を向上することが可能な半導体装置の
製造方法を提供するものである。
成分とする電極または電極配線に積層される絶縁
膜の耐圧が低いことに起因する問題点を解決すべ
くなされたもので、上記耐圧を向上させることが
でき、EPROMセルの形成に適用した場合にはセ
ルの信頼性を向上することが可能な半導体装置の
製造方法を提供するものである。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板
主面の絶縁膜上にリン濃度１×1020cm-3以下の非
晶質シリコン膜を形成する工程と、この工程に連
続して上記非晶質シリコン膜上にリン濃度１×
1020cm-3以上の多結晶シリコン膜を形成する第１
の積層工程と、上記多結晶シリコン膜上に絶縁膜
を形成する第２の積層工程とを具備することを特
徴とする。
主面の絶縁膜上にリン濃度１×1020cm-3以下の非
晶質シリコン膜を形成する工程と、この工程に連
続して上記非晶質シリコン膜上にリン濃度１×
1020cm-3以上の多結晶シリコン膜を形成する第１
の積層工程と、上記多結晶シリコン膜上に絶縁膜
を形成する第２の積層工程とを具備することを特
徴とする。
（作用）
上記リン濃度１×1020cm-3以下の非晶質シリコ
ン膜はシリコン原子の吸着点が高濃度に分布する
と推定され、これを下地として連続的にリン濃度
１×1020cm-3以上の多結晶シリコン膜を堆積する
ので、この多結晶シリコン膜は結晶の粒径が小さ
くなると共に綿密になる。また、上記多結晶シリ
コン膜の堆積に際してリンを同時に拡散すること
により、粒界面でのトラツプがなくなり、リン濃
度が均一に拡散される。従つて、上記多結晶シリ
コン膜上に絶縁膜を積層した場合、その界面にお
いては結晶の凹凸など電界集中を生じる局所も大
幅に減少し、耐圧が向上するようになる。
ン膜はシリコン原子の吸着点が高濃度に分布する
と推定され、これを下地として連続的にリン濃度
１×1020cm-3以上の多結晶シリコン膜を堆積する
ので、この多結晶シリコン膜は結晶の粒径が小さ
くなると共に綿密になる。また、上記多結晶シリ
コン膜の堆積に際してリンを同時に拡散すること
により、粒界面でのトラツプがなくなり、リン濃
度が均一に拡散される。従つて、上記多結晶シリ
コン膜上に絶縁膜を積層した場合、その界面にお
いては結晶の凹凸など電界集中を生じる局所も大
幅に減少し、耐圧が向上するようになる。
（実施例）
以下、図面を参照して本発明の一実施例として
EPROMに形成される平面電極を有するキヤパシ
タの製造方法について詳細に説明する。第１図に
示すように、シリコン基板１１の表面（主面）に
厚さ約500Åの絶縁膜（第１の熱酸化膜）１２を
形成する。次に、減圧CVD装置を用い、反応温
度（堆積温度とも呼ばれる）400℃〜600℃でシラ
ンガス（SiH4）を熱分解し、リンを拡散しなが
らリン濃度が１×1020cm-3以下（たとえば、１×
1019cm-3）の非晶質シリコン膜１３を上記絶縁膜
１２上に少なくとも30Åの厚さとなるように堆積
する。この場合、反応温度600℃以下では絶縁膜
１２に吸着されたシリコン原子の結晶化は殆んど
進行せずに非晶質シリコン膜１３が形成される。
また、上記絶縁膜１２の表面を一様な面密度の非
晶質シリコン膜１３で被覆する必要があり、他
方、上記非晶質シリコン膜１３の堆積速度が小さ
いので必要以上に厚い膜を形成すると時間がかか
り過ぎるので、30Å厚程度とすることが望まし
い。次に、前記非晶質シリコン膜１３の形成工程
に連続して、即ち基板を外気にさらすことなく、
減圧CVD法へ反応温度を600℃〜800℃に上げ、
非晶質シリコン膜１３の上にリンを拡散しながら
リン濃度が１×1020cm-3以上（たとえば５×1020
cm-3）の第１の多結晶シリコン膜１４を約1000Å
の厚さとなるように積層する（この工程を第１の
積層工程と称するものとする）。この場合、反応
温度600℃以上では、上記非晶質シリコン膜１３
の表面に吸着されたシリコン原子は結晶化が行わ
れ、結晶粒を形成する。また、上記非晶質シリコ
ン膜１３の表面には、従来の製造方法により形成
される酸化絶縁膜の表面に比べてシリコン原子の
吸着点が一様に、高密度に存在すると推定される
ので、非晶質シリコン膜面に吸着されたシリコン
は粒径が小さい多数の結晶粒となり、凹凸の少な
い緻密な第１の多結晶シリコン膜１４が形成され
る。そして、この第１の多結晶シリコン膜１４は
形成時にリンを拡散してあるので抵抗が低くなつ
ている。
EPROMに形成される平面電極を有するキヤパシ
タの製造方法について詳細に説明する。第１図に
示すように、シリコン基板１１の表面（主面）に
厚さ約500Åの絶縁膜（第１の熱酸化膜）１２を
形成する。次に、減圧CVD装置を用い、反応温
度（堆積温度とも呼ばれる）400℃〜600℃でシラ
ンガス（SiH4）を熱分解し、リンを拡散しなが
らリン濃度が１×1020cm-3以下（たとえば、１×
1019cm-3）の非晶質シリコン膜１３を上記絶縁膜
１２上に少なくとも30Åの厚さとなるように堆積
する。この場合、反応温度600℃以下では絶縁膜
１２に吸着されたシリコン原子の結晶化は殆んど
進行せずに非晶質シリコン膜１３が形成される。
また、上記絶縁膜１２の表面を一様な面密度の非
晶質シリコン膜１３で被覆する必要があり、他
方、上記非晶質シリコン膜１３の堆積速度が小さ
いので必要以上に厚い膜を形成すると時間がかか
り過ぎるので、30Å厚程度とすることが望まし
い。次に、前記非晶質シリコン膜１３の形成工程
に連続して、即ち基板を外気にさらすことなく、
減圧CVD法へ反応温度を600℃〜800℃に上げ、
非晶質シリコン膜１３の上にリンを拡散しながら
リン濃度が１×1020cm-3以上（たとえば５×1020
cm-3）の第１の多結晶シリコン膜１４を約1000Å
の厚さとなるように積層する（この工程を第１の
積層工程と称するものとする）。この場合、反応
温度600℃以上では、上記非晶質シリコン膜１３
の表面に吸着されたシリコン原子は結晶化が行わ
れ、結晶粒を形成する。また、上記非晶質シリコ
ン膜１３の表面には、従来の製造方法により形成
される酸化絶縁膜の表面に比べてシリコン原子の
吸着点が一様に、高密度に存在すると推定される
ので、非晶質シリコン膜面に吸着されたシリコン
は粒径が小さい多数の結晶粒となり、凹凸の少な
い緻密な第１の多結晶シリコン膜１４が形成され
る。そして、この第１の多結晶シリコン膜１４は
形成時にリンを拡散してあるので抵抗が低くなつ
ている。
次に、約1000℃において第１の多結晶シリコン
膜１４を熱酸化し、厚さ500Åの第２の熱酸化膜
１５を形成する（この工程を第２の積層工程と称
するものとする）。上記熱酸化膜１５は、このキ
ヤパシタの誘電体層になり、前記第１の多結晶シ
リコン膜１４は一方のキヤパスタ電極となる。次
に、上記熱酸化膜１５の上に厚さ約3500Å、面抵
抗約20Ωの第２の多結晶シリコン膜１６（キヤパ
シタ電極の他方となる）を堆積する。次に、写真
蝕刻法により積層膜をエツチングして第１図に示
したキヤパシタを形成する。
膜１４を熱酸化し、厚さ500Åの第２の熱酸化膜
１５を形成する（この工程を第２の積層工程と称
するものとする）。上記熱酸化膜１５は、このキ
ヤパシタの誘電体層になり、前記第１の多結晶シ
リコン膜１４は一方のキヤパスタ電極となる。次
に、上記熱酸化膜１５の上に厚さ約3500Å、面抵
抗約20Ωの第２の多結晶シリコン膜１６（キヤパ
シタ電極の他方となる）を堆積する。次に、写真
蝕刻法により積層膜をエツチングして第１図に示
したキヤパシタを形成する。
上記したような製造方法においては、シリコン
原子の吸着点が高濃度に分布すると推定されるリ
ン濃度１×1020cm-3以下の非晶質シリコン膜１３
を下地として連続的にリン濃度１×1020cm-3以上
の多結晶シリコン膜１４を堆積するので、この多
結晶シリコン膜１４は結晶の粒径が小さく（たと
えば100Å以下）なると共に綿密な膜となる。し
かも、この多結晶シリコン膜１４の堆積に際して
リンを同時に拡散するので、従来の製造方法にお
けるように多結晶シリコン膜を形成してからリン
を拡散する場合に比べて、工程の所要時間が短縮
すると共に粒界面でのトラツプがなくなり、リン
濃度が均一に拡散される。従つて、上記多結晶シ
リコン膜１４上に絶縁膜１５を積層した場合、そ
の界面においては結晶の凹凸など電界集中を生じ
る局所も大幅に減少し、耐圧が向上するようにな
る。
原子の吸着点が高濃度に分布すると推定されるリ
ン濃度１×1020cm-3以下の非晶質シリコン膜１３
を下地として連続的にリン濃度１×1020cm-3以上
の多結晶シリコン膜１４を堆積するので、この多
結晶シリコン膜１４は結晶の粒径が小さく（たと
えば100Å以下）なると共に綿密な膜となる。し
かも、この多結晶シリコン膜１４の堆積に際して
リンを同時に拡散するので、従来の製造方法にお
けるように多結晶シリコン膜を形成してからリン
を拡散する場合に比べて、工程の所要時間が短縮
すると共に粒界面でのトラツプがなくなり、リン
濃度が均一に拡散される。従つて、上記多結晶シ
リコン膜１４上に絶縁膜１５を積層した場合、そ
の界面においては結晶の凹凸など電界集中を生じ
る局所も大幅に減少し、耐圧が向上するようにな
る。
ここで、上記製造方法により形成されたキヤパ
シタと、従来の製造方法により形成されたキヤパ
シタとの保持耐圧を比較測定した結果を第２図に
示す。ここで、縦軸は第１の多結晶シリコン膜１
４の第２の多結晶シリコン膜１６との間に電圧を
印加したときの第２の熱酸化膜１５の耐圧を電界
強度で示した値、横軸は第１の多結晶シリコン膜
１４のリン濃度を表わしたものであり、測定値に
交叉する垂直成分はそのばらつきを示す。この特
性図から明らかなように、上記した製造方法によ
りキヤパシタの耐圧は向上する。
シタと、従来の製造方法により形成されたキヤパ
シタとの保持耐圧を比較測定した結果を第２図に
示す。ここで、縦軸は第１の多結晶シリコン膜１
４の第２の多結晶シリコン膜１６との間に電圧を
印加したときの第２の熱酸化膜１５の耐圧を電界
強度で示した値、横軸は第１の多結晶シリコン膜
１４のリン濃度を表わしたものであり、測定値に
交叉する垂直成分はそのばらつきを示す。この特
性図から明らかなように、上記した製造方法によ
りキヤパシタの耐圧は向上する。
なお、上記実施例では、第２の積層工程におい
ては第１の多結晶シリコン膜１４を熱酸化して絶
縁膜（シリコン酸化膜１５）を積層したが、他の
絶縁物を堆積しても上記実施例と同様の効果が得
られる。
ては第１の多結晶シリコン膜１４を熱酸化して絶
縁膜（シリコン酸化膜１５）を積層したが、他の
絶縁物を堆積しても上記実施例と同様の効果が得
られる。
上記実施例は、EPROMのキヤパシタについて
述べたが、これに限らず、多結晶シリコンを主成
分とする電極または電極配線に絶縁膜を介して他
の導電層が対向する構成要素を有するその他の半
導体装置（前述したEPROMセルなど）に対して
も本発明を適用し得ることは勿論である。
述べたが、これに限らず、多結晶シリコンを主成
分とする電極または電極配線に絶縁膜を介して他
の導電層が対向する構成要素を有するその他の半
導体装置（前述したEPROMセルなど）に対して
も本発明を適用し得ることは勿論である。
［発明の効果］
上述したように本発明の半導体装置の製造方法
によれば、多結晶シリコンを主成分とする電極ま
たは電極配線上に積層される絶縁膜の耐圧を向上
させることができるので、たとえばEPROMにお
けるセルやキヤパシタの形成に適用した場合にセ
ルの信頼性やキヤパシタ耐圧を向上することがで
きるようになる。
によれば、多結晶シリコンを主成分とする電極ま
たは電極配線上に積層される絶縁膜の耐圧を向上
させることができるので、たとえばEPROMにお
けるセルやキヤパシタの形成に適用した場合にセ
ルの信頼性やキヤパシタ耐圧を向上することがで
きるようになる。
第１図は本発明の半導体装置の製造方法の一実
施例に係るEPROMのキヤパシタの形成方法を説
明するために示す断面図、第２図は第１図のキヤ
パシタにおける一方のキヤパシタ電極となる第１
の多結晶シリコン膜のリン濃度と誘電体層となる
第２の熱酸化膜の耐圧との関係を示す特性を従来
例の特性と対比して示す図、第３図ａ，ｂは従来
のEPROMセルの製造工程を示す断面図である。 １１……半導体基板、１２……第１の熱酸化
膜、１３……非晶質シリコン膜、１４……多結晶
シリコン膜、１５……第２の熱酸化膜。
施例に係るEPROMのキヤパシタの形成方法を説
明するために示す断面図、第２図は第１図のキヤ
パシタにおける一方のキヤパシタ電極となる第１
の多結晶シリコン膜のリン濃度と誘電体層となる
第２の熱酸化膜の耐圧との関係を示す特性を従来
例の特性と対比して示す図、第３図ａ，ｂは従来
のEPROMセルの製造工程を示す断面図である。 １１……半導体基板、１２……第１の熱酸化
膜、１３……非晶質シリコン膜、１４……多結晶
シリコン膜、１５……第２の熱酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板主面の絶縁膜上にリン濃度１×
1020cm-3以下の非晶質シリコン膜を形成する工程
と、この工程に連続して上記非晶質シリコン膜上
にリン濃度１×1020cm-3以上の多結晶シリコン膜
を形成する第１の積層工程と、上記多結晶シリコ
ン膜上に絶縁膜を形成する第２の積層工程とを具
備することを特徴とする半導体装置の製造方法。 ２ 前記非晶質シリコン膜の膜厚を少なくとも30
Åとすることを特徴とする前記特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31557586A JPS63166247A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31557586A JPS63166247A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63166247A JPS63166247A (ja) | 1988-07-09 |
| JPH036655B2 true JPH036655B2 (ja) | 1991-01-30 |
Family
ID=18066994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31557586A Granted JPS63166247A (ja) | 1986-12-26 | 1986-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63166247A (ja) |
-
1986
- 1986-12-26 JP JP31557586A patent/JPS63166247A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63166247A (ja) | 1988-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |