JPH0142147B2 - - Google Patents
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- JPH0142147B2 JPH0142147B2 JP55152066A JP15206680A JPH0142147B2 JP H0142147 B2 JPH0142147 B2 JP H0142147B2 JP 55152066 A JP55152066 A JP 55152066A JP 15206680 A JP15206680 A JP 15206680A JP H0142147 B2 JPH0142147 B2 JP H0142147B2
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- JP
- Japan
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- film
- layer
- gate
- poly
- oxide film
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に二層ポリSi（多結晶
シリコン）型半導体メモリ装置の製造法に関す
る。
シリコン）型半導体メモリ装置の製造法に関す
る。
フローテイングゲート形EPROM
（ElectricProgramableReadOnlyMemory）のメ
モリ素子は第１図に示すように、ソースＳ、ドレ
インＤ領域を有するSi半導体基板１の上にゲート
絶縁膜２を介してフローテイングゲート３として
第１層ポリSi層Ｂを形成し、この上に層間絶縁膜
４を介してコントロールゲート５として第２層ポ
リSi層を形成し、この上に例えばPSG（リン・シ
リケートガラス）等のパツシベイシヨン膜６で覆
い、ドレイン部にコンタクト穴をあけてAl（アル
ミニウム）電極７を接続させる構造を有する。こ
のようなメモリ素子は第２図に概略的に示すよう
に一つの半導体チツプ８の内部にマトリツクス状
に配列されてメモリ部９を構成し、メモリ部の周
辺にはエンハンスメントMOSFETを主体とする
周辺MOS回路１０が形成されている。
（ElectricProgramableReadOnlyMemory）のメ
モリ素子は第１図に示すように、ソースＳ、ドレ
インＤ領域を有するSi半導体基板１の上にゲート
絶縁膜２を介してフローテイングゲート３として
第１層ポリSi層Ｂを形成し、この上に層間絶縁膜
４を介してコントロールゲート５として第２層ポ
リSi層を形成し、この上に例えばPSG（リン・シ
リケートガラス）等のパツシベイシヨン膜６で覆
い、ドレイン部にコンタクト穴をあけてAl（アル
ミニウム）電極７を接続させる構造を有する。こ
のようなメモリ素子は第２図に概略的に示すよう
に一つの半導体チツプ８の内部にマトリツクス状
に配列されてメモリ部９を構成し、メモリ部の周
辺にはエンハンスメントMOSFETを主体とする
周辺MOS回路１０が形成されている。
かかるEPROMメモリ装置において書込み効率
を大きくするためにはフローテイングゲートの電
位を大にするのが効であり、フローテイングゲー
トの電位（電圧VF）は、 VFC2／C1＋C2VG （ただし、VF：フローテイング電圧、VG：コ
ントロール電圧、C1：ゲート絶縁膜の容量、
C2：層間絶縁膜の容量） から、層間絶縁膜４の容量C2を大とすることが
有効である。この容量C2を大きくする手段とし
て(1)層間絶縁膜厚を薄くする、(2)誘電率の大きい
絶縁膜を使う方法がある。(1)の方法ではピンホー
ルによる導通やゲート破壊のおそれがあつてある
程度以上薄くすることはできない。(2)に関して、
現在層間絶縁膜として使用されているSiO2の誘
電率εr：3.8〜4.0に対してSi3N4（シリコン窒化物）
のεr：７〜８であり、Si3N4を使用することが考
えられる。
を大きくするためにはフローテイングゲートの電
位を大にするのが効であり、フローテイングゲー
トの電位（電圧VF）は、 VFC2／C1＋C2VG （ただし、VF：フローテイング電圧、VG：コ
ントロール電圧、C1：ゲート絶縁膜の容量、
C2：層間絶縁膜の容量） から、層間絶縁膜４の容量C2を大とすることが
有効である。この容量C2を大きくする手段とし
て(1)層間絶縁膜厚を薄くする、(2)誘電率の大きい
絶縁膜を使う方法がある。(1)の方法ではピンホー
ルによる導通やゲート破壊のおそれがあつてある
程度以上薄くすることはできない。(2)に関して、
現在層間絶縁膜として使用されているSiO2の誘
電率εr：3.8〜4.0に対してSi3N4（シリコン窒化物）
のεr：７〜８であり、Si3N4を使用することが考
えられる。
層間絶縁膜としての気相成長により形成した
Si3N4膜は、電気的導電度がSiO2膜に比べ大き
く、Si3N4のみでは、フローテイングゲートに蓄
積された電荷がSi3N4膜を通してコントロールゲ
ートに放出される恐れがある。
Si3N4膜は、電気的導電度がSiO2膜に比べ大き
く、Si3N4のみでは、フローテイングゲートに蓄
積された電荷がSi3N4膜を通してコントロールゲ
ートに放出される恐れがある。
この点を考慮すると、層間絶縁膜としてSiO2
−Si3N4の２層構造、あるいはSiO2−Si3N4−
SiO2の３層構造とすることが有効である。
−Si3N4の２層構造、あるいはSiO2−Si3N4−
SiO2の３層構造とすることが有効である。
ところで二層ポリSiゲートを形成する場合、従
来は基板上に第１層SiO2膜(2)、第１層ポリSi層
(3)、層間絶縁膜としての第２層SiO2膜(4)、第２
層ポリSi層(5)を順次積層した状態でCF4＋O2ガス
のプラズマエツチングおよびバツフアHF2のエツ
チングにより選択的重ね切りを行なことができる
が層間絶縁膜４にSi3N4を使用しポリSi，Si3N4
を順次CF4＋O2ガスでプラズマエツチングを行な
おうとするとSi3N4のエツチレートがSiより小さ
いことから、Si3N4エツチング中第２層のポリSi
層がサイドエツチされ寸法制度が低下するという
問題がある。
来は基板上に第１層SiO2膜(2)、第１層ポリSi層
(3)、層間絶縁膜としての第２層SiO2膜(4)、第２
層ポリSi層(5)を順次積層した状態でCF4＋O2ガス
のプラズマエツチングおよびバツフアHF2のエツ
チングにより選択的重ね切りを行なことができる
が層間絶縁膜４にSi3N4を使用しポリSi，Si3N4
を順次CF4＋O2ガスでプラズマエツチングを行な
おうとするとSi3N4のエツチレートがSiより小さ
いことから、Si3N4エツチング中第２層のポリSi
層がサイドエツチされ寸法制度が低下するという
問題がある。
本発明は上記した問題にかんがみ、Si3N4を含
む層間絶縁膜を形成し、現在のプラズマエツチン
グ技術を用いて寸法精度の高いメモリ素子を得よ
うとするもので、その目的は書込み効率が高く、
セルの小形化が可能な半導体メモリ装置のための
製造プロセスの提供にある。
む層間絶縁膜を形成し、現在のプラズマエツチン
グ技術を用いて寸法精度の高いメモリ素子を得よ
うとするもので、その目的は書込み効率が高く、
セルの小形化が可能な半導体メモリ装置のための
製造プロセスの提供にある。
実施例 １
第３図ａ〜ｉは本発明によるフローテイングゲ
ート形EPROMの製造プロセスをメモリ部と周
辺回路部，と併せて各工程ごとに示すもので
ある。ここで領域は、エンハンスメント
MOSFET、領域は、高耐圧MOSFETの部分
を示す。
ート形EPROMの製造プロセスをメモリ部と周
辺回路部，と併せて各工程ごとに示すもので
ある。ここで領域は、エンハンスメント
MOSFET、領域は、高耐圧MOSFETの部分
を示す。
(a) ｐ型Si基板（サブストレート）１１を用意
し、公知の選択的酸化処理によつて各素子領域
を区切るフイールド酸化膜１２を形成し、次い
で各素子領域の半導体表面に熱酸化によるゲー
ト酸化膜（SiO2−）１３を膜厚500Å程度に
形成する。
し、公知の選択的酸化処理によつて各素子領域
を区切るフイールド酸化膜１２を形成し、次い
で各素子領域の半導体表面に熱酸化によるゲー
ト酸化膜（SiO2−）１３を膜厚500Å程度に
形成する。
(b) ゲート酸化膜１３の上に気相より反応生成し
たSiを析出させて第１層ポリ（多結晶）Si層１
４を厚さ3000Å程度に形成し、リン・ドーブ処
理を行なつて低抵抗させる。このあとメモリ素
子のフローテイングゲートの一部（図示せず）
及び周辺回路部のMOSFETのゲートG1，G2を
形成するためにホトレジストパターニング及び
エツチを行ない、次いで全面熱酸化による酸化
膜（SiO2−）１５を膜厚300Å程度に形成す
る。
たSiを析出させて第１層ポリ（多結晶）Si層１
４を厚さ3000Å程度に形成し、リン・ドーブ処
理を行なつて低抵抗させる。このあとメモリ素
子のフローテイングゲートの一部（図示せず）
及び周辺回路部のMOSFETのゲートG1，G2を
形成するためにホトレジストパターニング及び
エツチを行ない、次いで全面熱酸化による酸化
膜（SiO2−）１５を膜厚300Å程度に形成す
る。
(c) 気相成長により全面に窒化膜（Si3N4）１６
を膜厚500Å程度に形成する。
を膜厚500Å程度に形成する。
(d) 気相よりSiを析出させて第２層のポリSi層１
７を厚さ3500Å程度に形成する。このあと次工
程のホトレジスト・パターニングを行なう。同
図にはホトレジストマスク１８を破線により示
す。
７を厚さ3500Å程度に形成する。このあと次工
程のホトレジスト・パターニングを行なう。同
図にはホトレジストマスク１８を破線により示
す。
(e) ポリSi層を選択的にエツチングする。このと
きではメモリ部ではコントロールゲートGC
を残し、領域ではポリSi層を全て取除き、領
域では第２ゲートG3を残す。この後レジス
トを除去する。
きではメモリ部ではコントロールゲートGC
を残し、領域ではポリSi層を全て取除き、領
域では第２ゲートG3を残す。この後レジス
トを除去する。
(f) ポリSi層表面を熱酸化し酸化膜（SiO2−）
１９を第１層ポリSi層１４とSi3N4１６間の酸
化膜（SiO2−）より厚く、たとえば膜厚500
Å程度に形成する。このとき領域においては
窒化膜１６が表面にあるために酸化されない。
このとき熱酸化膜１９は、第１層ポリSi層１４
上の酸化膜１５より膜厚を大とする必要があ
る。
１９を第１層ポリSi層１４とSi3N4１６間の酸
化膜（SiO2−）より厚く、たとえば膜厚500
Å程度に形成する。このとき領域においては
窒化膜１６が表面にあるために酸化されない。
このとき熱酸化膜１９は、第１層ポリSi層１４
上の酸化膜１５より膜厚を大とする必要があ
る。
(g) CF4プラズマ法により窒化膜１６をエツチ除
去する。このとき、Si3N4の下にはSiO2膜が形
成されているのでSi3N4膜を制御よくエツチン
グすることが可能である。
去する。このとき、Si3N4の下にはSiO2膜が形
成されているのでSi3N4膜を制御よくエツチン
グすることが可能である。
(h) SiO2をエツチングし次いでCF4プラズマ法に
より第１層のポリSi層１４をエツチング除去す
る。このときメモリ部いおいて、コントロール
ゲートGCを取囲んで酸化膜１９が形成されて
いるので、コントロールゲートGCがエツチン
グされることはない。また第２層ポリSi層１７
はリンドーブされているためエツチングレート
が大きく、Si3N4膜１６のサイドエツチは少な
い。なおこの工程で領域及びではホトレジ
スト２０マスクで覆つておくことにより、エツ
チングされない。
より第１層のポリSi層１４をエツチング除去す
る。このときメモリ部いおいて、コントロール
ゲートGCを取囲んで酸化膜１９が形成されて
いるので、コントロールゲートGCがエツチン
グされることはない。また第２層ポリSi層１７
はリンドーブされているためエツチングレート
が大きく、Si3N4膜１６のサイドエツチは少な
い。なおこの工程で領域及びではホトレジ
スト２０マスクで覆つておくことにより、エツ
チングされない。
(i) ゲート酸化膜１３をバツフアHFにより選択
的にエツチング除去する。このときコントロー
ルゲートGC上のSiO2膜１９もエツチングされ
る。次いで不純物、例えばリンＰ、ヒ素ASを
デポジツト拡散し基板表面にソース・ドレイン
となるn+層２１を形成する。なお、ゲート酸
化膜１３を残しておいて不純物イオン打込みに
よりn+層２１を形成してもよい。領域及び
においてはレジスト２０を除去しておくこと
により、同様にn+層２１を形成する。
的にエツチング除去する。このときコントロー
ルゲートGC上のSiO2膜１９もエツチングされ
る。次いで不純物、例えばリンＰ、ヒ素ASを
デポジツト拡散し基板表面にソース・ドレイン
となるn+層２１を形成する。なお、ゲート酸
化膜１３を残しておいて不純物イオン打込みに
よりn+層２１を形成してもよい。領域及び
においてはレジスト２０を除去しておくこと
により、同様にn+層２１を形成する。
この後、第１図を参照し、全面にPSG膜６を
形成し、コンタクトホトエツチングを行ない、
Al蒸着、パターニング、エツチングによりAl配
線(7)を形成することでメモリ部及び周辺回路部を
完成させる。
形成し、コンタクトホトエツチングを行ない、
Al蒸着、パターニング、エツチングによりAl配
線(7)を形成することでメモリ部及び周辺回路部を
完成させる。
実施例 ２
第４図ａ〜ｈは本発明によるEPROMの製造プ
ロセスであつて、周辺回路のMOSFETのゲート
に第２層ポリSi層を用いる場合の例を示すもので
ある。同図においてはメモリ回路、は周辺回
路を示す。
ロセスであつて、周辺回路のMOSFETのゲート
に第２層ポリSi層を用いる場合の例を示すもので
ある。同図においてはメモリ回路、は周辺回
路を示す。
(a) ｐ型Si基板１１表面に選択的低温酸化により
フイールド酸化膜１２を形成し、次いで熱酸化
によるゲート酸化膜１３を形成する。
フイールド酸化膜１２を形成し、次いで熱酸化
によるゲート酸化膜１３を形成する。
(b) 第１層のポリSi層１４を形成する。
(c) 第１層ポリSi層１４において、メモリ側では
フローテイングゲートの一部を形成し（図示せ
ず）、周辺回路側では全面除去するようホトエ
ツチングする。
フローテイングゲートの一部を形成し（図示せ
ず）、周辺回路側では全面除去するようホトエ
ツチングする。
(d) 第２の酸化膜１５及びSi3N4膜１６を形成す
る。
る。
(e) メモリ側をマスクとし、周辺回路側の第２の
酸化膜１９、Si3N4膜１６及びゲート酸化膜を
順次エツチ除去する。
酸化膜１９、Si3N4膜１６及びゲート酸化膜を
順次エツチ除去する。
(f) 熱酸化により周辺回路側に第２のゲート酸化
膜１３′を形成する。メモリ側はSi3N4膜があ
るため熱酸化膜は形成されない。
膜１３′を形成する。メモリ側はSi3N4膜があ
るため熱酸化膜は形成されない。
(g) 第２層のポリSi層１７を形成する。
(h) このあと前記実施例(1)のｂ→ｉと同じ加工工
程に従い、メモリ側には重ね切りによる二層ポ
リSiゲートメモリを形成するとともに、周辺回
路は第２層ポリSi層１７をゲートとする
MOSFETを形成する。
程に従い、メモリ側には重ね切りによる二層ポ
リSiゲートメモリを形成するとともに、周辺回
路は第２層ポリSi層１７をゲートとする
MOSFETを形成する。
実施例 ３
第５図に示すようにMOSメモリにおける二層
ゲートの層間絶縁膜をSiO2膜１５（〜300Å）−
Si3N4膜１６（〜500Å）−SiO2膜１５′（200Å）
と重ねて形成する。この場合、Si3N4膜１６の上
に形成されるSiO2膜１５′は気相から析出した
SiO2膜又はポリSi層を酸化したものであり、こ
のためのSiO2膜の厚さをSiO2膜１５とSiO2膜１
５′の厚さの和以上、たとえば〜800Åとし及び
SiO2膜エツチング工程を増やすだけでプロセス
は全体としてほとんど変らない。
ゲートの層間絶縁膜をSiO2膜１５（〜300Å）−
Si3N4膜１６（〜500Å）−SiO2膜１５′（200Å）
と重ねて形成する。この場合、Si3N4膜１６の上
に形成されるSiO2膜１５′は気相から析出した
SiO2膜又はポリSi層を酸化したものであり、こ
のためのSiO2膜の厚さをSiO2膜１５とSiO2膜１
５′の厚さの和以上、たとえば〜800Åとし及び
SiO2膜エツチング工程を増やすだけでプロセス
は全体としてほとんど変らない。
以上実施例で説明した本発明によれば、層間絶
縁膜としてSi3N4膜を有する二層ゲート型メモリ
素子を形成するにあたつて、(1)第２層ポリSi層を
ホトレジストマスクをかけた状態でゲート状に加
工した後、ポリSi層表面に酸化膜を形成し、(2)こ
の酸化膜をマスクとしてSi3N4をエツチングし、
(3)層間Si3N4をマスクとして第１層ポリSi層をエ
ツチングし、(4)第１層ポリSiゲートをマスクとし
てゲート酸化膜をエツチングするものであり、し
たがつて、エツチングレートの遅いSi3N4をプラ
ズマエツチする際にエツチングレートの速いポリ
Si層は酸化膜で覆われているためコントロールゲ
ートがエツチングされることなく、又、フローテ
イングゲートをプラズマエツチングする場合にも
コントロールゲートが酸化膜により覆われている
ことなく、したがつて、書込み効率が高くしかも
セルの小形化が可能な半導体メモリ装置が提供で
きる。
縁膜としてSi3N4膜を有する二層ゲート型メモリ
素子を形成するにあたつて、(1)第２層ポリSi層を
ホトレジストマスクをかけた状態でゲート状に加
工した後、ポリSi層表面に酸化膜を形成し、(2)こ
の酸化膜をマスクとしてSi3N4をエツチングし、
(3)層間Si3N4をマスクとして第１層ポリSi層をエ
ツチングし、(4)第１層ポリSiゲートをマスクとし
てゲート酸化膜をエツチングするものであり、し
たがつて、エツチングレートの遅いSi3N4をプラ
ズマエツチする際にエツチングレートの速いポリ
Si層は酸化膜で覆われているためコントロールゲ
ートがエツチングされることなく、又、フローテ
イングゲートをプラズマエツチングする場合にも
コントロールゲートが酸化膜により覆われている
ことなく、したがつて、書込み効率が高くしかも
セルの小形化が可能な半導体メモリ装置が提供で
きる。
本発明はEPROMの層間絶縁膜にSi3N4を用い
る場合に全て適用できる。
る場合に全て適用できる。
第１図は二層ポリSi半導体メモリの構造を示す
断面図、第２図はEPROMの概略平面図である。
第３図ａ〜ｉは本発明によるEPROMの製造プロ
セスの一実施例を示す工程断面図、第４図ａ〜ｈ
は本発明によるEPROMの製造プロセスの他の実
施例を示す工程断面図、第５図は本発明による
EPROMの製造プロセスの他の実施例の一部工程
断面図である。 １……Si半導体基板、２……ゲート絶縁膜、３
……フローテイングゲート、４……層間絶縁膜、
５……コントロールゲート、６……パツシベイシ
ヨン膜、７……Al電極、８……半導体チツプ、
９……メモリ部、１０……周辺回路、１１……型
Si基板、１２……フイールド絶縁膜、１３……ゲ
ート絶縁膜、１４……第１層ポリSi層１５……酸
化膜、１６……窒化膜、１７……第２層ポリSi
層、１８……ホトレジストマスク、１９……酸化
膜、２０……ホトレジストマスク、２１……n+
層。
断面図、第２図はEPROMの概略平面図である。
第３図ａ〜ｉは本発明によるEPROMの製造プロ
セスの一実施例を示す工程断面図、第４図ａ〜ｈ
は本発明によるEPROMの製造プロセスの他の実
施例を示す工程断面図、第５図は本発明による
EPROMの製造プロセスの他の実施例の一部工程
断面図である。 １……Si半導体基板、２……ゲート絶縁膜、３
……フローテイングゲート、４……層間絶縁膜、
５……コントロールゲート、６……パツシベイシ
ヨン膜、７……Al電極、８……半導体チツプ、
９……メモリ部、１０……周辺回路、１１……型
Si基板、１２……フイールド絶縁膜、１３……ゲ
ート絶縁膜、１４……第１層ポリSi層１５……酸
化膜、１６……窒化膜、１７……第２層ポリSi
層、１８……ホトレジストマスク、１９……酸化
膜、２０……ホトレジストマスク、２１……n+
層。
Claims (1)
- １ 半導体基板上に、第１層絶縁膜を介して形成
した第１層導体層と、上記第１層導体層上に半導
体窒化膜を含む層間絶縁膜を介して形成した第２
層導体層とを加工して二層絶縁ゲートを形成する
半導体装置の製法において、第２層導体層を選択
的にエツチングして、第２層ゲートを形成した後
にその表面に半導体酸化膜を形成し、上記半導体
酸化膜をマスクとして、半導体窒化膜を含む層間
絶縁膜、第１層導体層を順次エツチングすること
を特徴とする半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55152066A JPS5776876A (en) | 1980-10-31 | 1980-10-31 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55152066A JPS5776876A (en) | 1980-10-31 | 1980-10-31 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5776876A JPS5776876A (en) | 1982-05-14 |
| JPH0142147B2 true JPH0142147B2 (ja) | 1989-09-11 |
Family
ID=15532303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55152066A Granted JPS5776876A (en) | 1980-10-31 | 1980-10-31 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5776876A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE34535E (en) * | 1983-02-23 | 1994-02-08 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| JPS6273774A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH088310B2 (ja) * | 1987-03-18 | 1996-01-29 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1980
- 1980-10-31 JP JP55152066A patent/JPS5776876A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5776876A (en) | 1982-05-14 |
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