JPH036665B2 - - Google Patents
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- JPH036665B2 JPH036665B2 JP56086212A JP8621281A JPH036665B2 JP H036665 B2 JPH036665 B2 JP H036665B2 JP 56086212 A JP56086212 A JP 56086212A JP 8621281 A JP8621281 A JP 8621281A JP H036665 B2 JPH036665 B2 JP H036665B2
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- memory cell
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、微細化に適しかつα線に対して強い
構造にしたメモリセルに関するものである。
構造にしたメモリセルに関するものである。
従来電荷の形で２進情報を貯蔵する半導体メモ
リセルとして、１対の相補型電界効果トランジス
タを用いてその接合容量及び電界効果トランジス
タ（以下FETと略す）の浮遊容量に電荷を貯蔵
し得るように構成されたメモリセルがあり、昭和
53年公告特許第20353号公報において提案されて
いる。この特公昭53−20353号公報の中で提案さ
れているメモリセル（以下2Tセルと略す）は、
メモリセル・サイクルの読み出し期間中に２種類
の異なつた大きさの電流を流し得るように感知ト
ランジスタの闘値を制御すべく、相補型素子対の
一方の素子の基板感度を所定の値に制御して構成
してある。
リセルとして、１対の相補型電界効果トランジス
タを用いてその接合容量及び電界効果トランジス
タ（以下FETと略す）の浮遊容量に電荷を貯蔵
し得るように構成されたメモリセルがあり、昭和
53年公告特許第20353号公報において提案されて
いる。この特公昭53−20353号公報の中で提案さ
れているメモリセル（以下2Tセルと略す）は、
メモリセル・サイクルの読み出し期間中に２種類
の異なつた大きさの電流を流し得るように感知ト
ランジスタの闘値を制御すべく、相補型素子対の
一方の素子の基板感度を所定の値に制御して構成
してある。
第１図は2Tセルの基本回路の概略を示したも
のであり、１対の相補型FET T1及びT2より成
るメモリセルが示されている。語線AA′はT1及
びT2の各々のゲート電極１２及び１９へ共通に
接続されている。T1及びT2は相補型であるため
語線AA′上の一方の極性のパルスT1をターンオ
ンし、同時にT2をターンオフする。これに対し
反対極性パルスはT2をターンオンし、同時にT1
をターンオフする。書き込み線WW′はT1の拡散
領域１１に接続され、読み取り線RR′はT2の拡
散領域１８に接続される。T1拡散領域１４はT2
の基板領域１７に接続される。T1の拡散領域１
４及びT2の基板領域１７には、接合キヤパシタ
ンス及び酸化膜キヤパシタンスより成る寄生キヤ
パシタンスであるコンデンサ１５が接続されてい
る。コンデンサ１５、T1の基板領域１３及びT2
の拡散領域１６はすべて並列に接地接続体２０へ
接続されている。
のであり、１対の相補型FET T1及びT2より成
るメモリセルが示されている。語線AA′はT1及
びT2の各々のゲート電極１２及び１９へ共通に
接続されている。T1及びT2は相補型であるため
語線AA′上の一方の極性のパルスT1をターンオ
ンし、同時にT2をターンオフする。これに対し
反対極性パルスはT2をターンオンし、同時にT1
をターンオフする。書き込み線WW′はT1の拡散
領域１１に接続され、読み取り線RR′はT2の拡
散領域１８に接続される。T1拡散領域１４はT2
の基板領域１７に接続される。T1の拡散領域１
４及びT2の基板領域１７には、接合キヤパシタ
ンス及び酸化膜キヤパシタンスより成る寄生キヤ
パシタンスであるコンデンサ１５が接続されてい
る。コンデンサ１５、T1の基板領域１３及びT2
の拡散領域１６はすべて並列に接地接続体２０へ
接続されている。
第２図は第１図のメモリセルを集積化すること
を想定し、従来のシリコンゲートプロセスで構成
した場合の断面構造を模式的に示したものであ
る。第１図の書き込み線WW′は電気的には拡散
領域１１と同じであり、第２図においてはこれに
対応するｎ型基板３３中のｐ型拡散領域に記号３
１を付してあり、又ｎ型基板３３は、電気的には
第１図の基板領域１３、拡散領域１６、コンデン
サ１５の接地側、及び接地領域２０として働いて
いる。T1のｐ型拡散層領域１４及びT2のｐ型拡
散層領域１７は、第２図においては、ｐ型拡散層
領域３４によつて表わされている。またこの拡散
領域３４は、第１図に示したコンデンサ１５の他
方の側を形成し、基板３３と協働してコンデンサ
１５によつて表わされた全回路キヤパシタンスの
一部である接合キヤパシタンスを与える。拡散領
域３４は又基板内基板即ち浮遊領域として特徴付
けられている。読取り線RR′は第２図において拡
散領域３８を含んでいる。語線AA′のうち薄い誘
電体膜４２によつて基板３３から隔てられている
部分は、第１図に示したゲート電極１２及び１９
として働き、第２図においては、互いに反対導電
型のチヤンネル領域３２′及び３９′上に配置され
ている。第２図において、拡散領域３１及び３４
並びに基板３３及び拡散領域３８に対するゲート
３２Ａ及び３９Ａの並置からも明らかなように、
ゲート３２Ａ及び３９Ａへ同時に同一電圧が印加
されたとしても、その極性に応じてチヤンネル領
域３２′及び３９′の何れか一方だけが導通可能に
なり、他方は非導通状態に保たれる。
を想定し、従来のシリコンゲートプロセスで構成
した場合の断面構造を模式的に示したものであ
る。第１図の書き込み線WW′は電気的には拡散
領域１１と同じであり、第２図においてはこれに
対応するｎ型基板３３中のｐ型拡散領域に記号３
１を付してあり、又ｎ型基板３３は、電気的には
第１図の基板領域１３、拡散領域１６、コンデン
サ１５の接地側、及び接地領域２０として働いて
いる。T1のｐ型拡散層領域１４及びT2のｐ型拡
散層領域１７は、第２図においては、ｐ型拡散層
領域３４によつて表わされている。またこの拡散
領域３４は、第１図に示したコンデンサ１５の他
方の側を形成し、基板３３と協働してコンデンサ
１５によつて表わされた全回路キヤパシタンスの
一部である接合キヤパシタンスを与える。拡散領
域３４は又基板内基板即ち浮遊領域として特徴付
けられている。読取り線RR′は第２図において拡
散領域３８を含んでいる。語線AA′のうち薄い誘
電体膜４２によつて基板３３から隔てられている
部分は、第１図に示したゲート電極１２及び１９
として働き、第２図においては、互いに反対導電
型のチヤンネル領域３２′及び３９′上に配置され
ている。第２図において、拡散領域３１及び３４
並びに基板３３及び拡散領域３８に対するゲート
３２Ａ及び３９Ａの並置からも明らかなように、
ゲート３２Ａ及び３９Ａへ同時に同一電圧が印加
されたとしても、その極性に応じてチヤンネル領
域３２′及び３９′の何れか一方だけが導通可能に
なり、他方は非導通状態に保たれる。
しかしながら以上説明してきた従来の2Tセル
構造は、接合容量及び電界効果トランジスタの浮
遊量から成るキヤパシタンスに電荷を貯蔵し得る
ように構成されているため、高集積化がさらに進
んで素子寸法が小さくなつた場合、2Tセル面積
の減少に伴いキヤパシタンスを構成する面積も小
さくなつてくる。このため、α線等に起因する所
謂ソフトエラーに対して2Tセルが弱くなる欠点
が生じ、さらに特公昭53−20353号公報の中でも
説明されているように、深いｐ型拡散領域３４を
形成しなくてはならないため、2Tセル間に設け
る素子分離幅は広く取らなくてはならなくなる、
という欠点を有しており、結果として微細化によ
る高集化が難しい。
構造は、接合容量及び電界効果トランジスタの浮
遊量から成るキヤパシタンスに電荷を貯蔵し得る
ように構成されているため、高集積化がさらに進
んで素子寸法が小さくなつた場合、2Tセル面積
の減少に伴いキヤパシタンスを構成する面積も小
さくなつてくる。このため、α線等に起因する所
謂ソフトエラーに対して2Tセルが弱くなる欠点
が生じ、さらに特公昭53−20353号公報の中でも
説明されているように、深いｐ型拡散領域３４を
形成しなくてはならないため、2Tセル間に設け
る素子分離幅は広く取らなくてはならなくなる、
という欠点を有しており、結果として微細化によ
る高集化が難しい。
本発明の目的は、従来の2Tセルの利点はその
まま活用し、しかも微細化した場合にもα線に強
くかつ高集積化に適した半導体メモリセルを提供
することである。
まま活用し、しかも微細化した場合にもα線に強
くかつ高集積化に適した半導体メモリセルを提供
することである。
本発明によれば、ゲート電極、第１通電電極、
電気的に浮いた状態にある第２通電電極、及び基
準電位が供給される基板領域、を有する第１導電
型の第1FETと、ゲート電極、第１通電電極、上
記基準電位が供給される第２通電電極、及び上記
第1FETの第２通電電極に直結されて電気的に浮
いた状態にある基板領域、を有する第２導電型の
第2FETと、書き込み時に上記第1FETを介して
上記第2FETの基板領域へ電荷を供給し、上記第
2FETの闘値電圧を高低何れかに設定する書き込
み信号を供給する、上記第1FETの第１通電電極
に接続された書き込み線と、読み取り時に上記第
2FETの導通状態を検出する読み取り信号を感知
するように、上記第2FETの第１通電電極に接続
された読み取り線と、書き込み時には上記第
1FETのみをオンにする信号を供給し、読み取り
時には上記第2FETの高低の闘値電圧の中間の電
圧値を有する信号を供給するように、上記第
1FET及び上記第2FETの各ゲート電極に共通接
続された語線と、を備えた半導体集積化記憶装置
に用いる半導体メモリセルであつて、上記第
1FETの第２通電電極に直結され電気的に浮いた
状態にある上記第2FETの基板領域に隣接して溝
を設け、この溝の壁面に沿つて形成した誘電体膜
とさらにこの誘電体膜の内面に形成した導電性物
質とを用いてキヤパシタンスを構成したことによ
り、前記従来の欠点をなくした新らたな効果をも
つた半導体メモリセルを得る。
電気的に浮いた状態にある第２通電電極、及び基
準電位が供給される基板領域、を有する第１導電
型の第1FETと、ゲート電極、第１通電電極、上
記基準電位が供給される第２通電電極、及び上記
第1FETの第２通電電極に直結されて電気的に浮
いた状態にある基板領域、を有する第２導電型の
第2FETと、書き込み時に上記第1FETを介して
上記第2FETの基板領域へ電荷を供給し、上記第
2FETの闘値電圧を高低何れかに設定する書き込
み信号を供給する、上記第1FETの第１通電電極
に接続された書き込み線と、読み取り時に上記第
2FETの導通状態を検出する読み取り信号を感知
するように、上記第2FETの第１通電電極に接続
された読み取り線と、書き込み時には上記第
1FETのみをオンにする信号を供給し、読み取り
時には上記第2FETの高低の闘値電圧の中間の電
圧値を有する信号を供給するように、上記第
1FET及び上記第2FETの各ゲート電極に共通接
続された語線と、を備えた半導体集積化記憶装置
に用いる半導体メモリセルであつて、上記第
1FETの第２通電電極に直結され電気的に浮いた
状態にある上記第2FETの基板領域に隣接して溝
を設け、この溝の壁面に沿つて形成した誘電体膜
とさらにこの誘電体膜の内面に形成した導電性物
質とを用いてキヤパシタンスを構成したことによ
り、前記従来の欠点をなくした新らたな効果をも
つた半導体メモリセルを得る。
本発明の特徴は、前述したように従来の2Tセ
ルの周囲に溝を設け、この溝の周囲に薄い誘電体
膜を形成したかつこの溝を誘電性物質で被覆した
更に好ましくは埋めることにより、電気的に浮い
た状態にあるｐ型拡散領域側面にキヤパシタンス
を形成し、従来の2Tセルに比べて電荷蓄積容量
を増加させていることである。
ルの周囲に溝を設け、この溝の周囲に薄い誘電体
膜を形成したかつこの溝を誘電性物質で被覆した
更に好ましくは埋めることにより、電気的に浮い
た状態にあるｐ型拡散領域側面にキヤパシタンス
を形成し、従来の2Tセルに比べて電荷蓄積容量
を増加させていることである。
次に第３図及び第４図を参照しながら本発明に
おいて採用した構造について、従来のシリコンゲ
ートプロセスを用いかつｎ型基板を用いて製造し
た場合を一実施例として、その詳細および効果に
ついて説明する。第３図は本発明によるメモリセ
ルの平面図、第４図は第３図の平面図を語線
AA′に沿つてその中央を切り開いた時の模式的断
面図をそれぞれ示している。
おいて採用した構造について、従来のシリコンゲ
ートプロセスを用いかつｎ型基板を用いて製造し
た場合を一実施例として、その詳細および効果に
ついて説明する。第３図は本発明によるメモリセ
ルの平面図、第４図は第３図の平面図を語線
AA′に沿つてその中央を切り開いた時の模式的断
面図をそれぞれ示している。
第３図、第４図において、ｐ型拡散層領域６１
は相補型電界効果トランジスタの一方であるｐチ
ヤンネルFET（以下第1FETと略す）における第
１導電型拡散層を形成するとともに、書き込み線
を兼ねている。又電気的に浮いた状態にあるｐ型
拡散層領域６４は、第1FETのもう一方の第１導
電型拡散層を形成するとともに、相補型電界効果
トランジスタにおけるもう一つのｎチヤンネル
FET（以下第2FETと略す）における基板領域を
も兼ねている。そしてこのｐ型拡散層領域６４の
周囲にキヤパシタンスが成形されており、ここに
電荷が貯えられる。従来の2Tセルでは、ｐ型拡
散層領域６４とｎ型基板６３およびｎ型拡散層領
域６８の間の接合キヤンパシタンスおよびｐ型拡
散層領域６４と語線６２（AA′）間の浮遊容量か
ら全蓄積容量が形成されているが、本発明におい
ては、上記キヤパシタンスの他にｐ型拡散層領域
６４とその周囲側面に形成された溝に埋め込まれ
た導電性物質７３の間に形成される浮遊容量があ
り、全体のキヤバシタンスが従来の2Tセルに比
べて大きくなつている。６２（AA′）は語線を示
し、６２（AA′）内の６２Ａは第1FETのゲート
電極を、６２′は第1FETにおけるチヤンネル領
域をそれぞれ示している。次にｎ型基板６３とｎ
型拡散層領域６８は、相補型FETにおける第
2FETの第２導電型電極を形成し、語線６２
（AA′）内の３９Ａの部分がゲート電極を、６
９′がチヤンネル領域をそれぞれ表わしており、
ｎ型拡散層領域６８は読み取り線RR′と電気的に
接続されている。又誘電体膜７２は、第１及び第
2FETのゲート絶縁膜を表している。さらに溝の
周囲に形成された誘電体膜７４は、溝に埋め込ま
れた導電性物質７３とｎ型基板６３、ｐ型拡散領
域６１，６４、ｎ型拡散層領域６８、とを絶縁
し、誘電体膜７１は、導電性物質７３と語線６２
（AA′）及び読み取り線RR′とを絶縁し、誘電体
７２は、読み取り線RR′と語線６２（AA′）とを
絶縁している。
は相補型電界効果トランジスタの一方であるｐチ
ヤンネルFET（以下第1FETと略す）における第
１導電型拡散層を形成するとともに、書き込み線
を兼ねている。又電気的に浮いた状態にあるｐ型
拡散層領域６４は、第1FETのもう一方の第１導
電型拡散層を形成するとともに、相補型電界効果
トランジスタにおけるもう一つのｎチヤンネル
FET（以下第2FETと略す）における基板領域を
も兼ねている。そしてこのｐ型拡散層領域６４の
周囲にキヤパシタンスが成形されており、ここに
電荷が貯えられる。従来の2Tセルでは、ｐ型拡
散層領域６４とｎ型基板６３およびｎ型拡散層領
域６８の間の接合キヤンパシタンスおよびｐ型拡
散層領域６４と語線６２（AA′）間の浮遊容量か
ら全蓄積容量が形成されているが、本発明におい
ては、上記キヤパシタンスの他にｐ型拡散層領域
６４とその周囲側面に形成された溝に埋め込まれ
た導電性物質７３の間に形成される浮遊容量があ
り、全体のキヤバシタンスが従来の2Tセルに比
べて大きくなつている。６２（AA′）は語線を示
し、６２（AA′）内の６２Ａは第1FETのゲート
電極を、６２′は第1FETにおけるチヤンネル領
域をそれぞれ示している。次にｎ型基板６３とｎ
型拡散層領域６８は、相補型FETにおける第
2FETの第２導電型電極を形成し、語線６２
（AA′）内の３９Ａの部分がゲート電極を、６
９′がチヤンネル領域をそれぞれ表わしており、
ｎ型拡散層領域６８は読み取り線RR′と電気的に
接続されている。又誘電体膜７２は、第１及び第
2FETのゲート絶縁膜を表している。さらに溝の
周囲に形成された誘電体膜７４は、溝に埋め込ま
れた導電性物質７３とｎ型基板６３、ｐ型拡散領
域６１，６４、ｎ型拡散層領域６８、とを絶縁
し、誘電体膜７１は、導電性物質７３と語線６２
（AA′）及び読み取り線RR′とを絶縁し、誘電体
７２は、読み取り線RR′と語線６２（AA′）とを
絶縁している。
以上述べたように本発明は、従来の2Tセルの
周囲に溝を設けさらに溝の周囲を薄い誘電体膜で
被い、かつこの溝を導電性物質で覆いもしくは埋
めることにより、ｐ型拡散層領域６４側面にキヤ
パシタンスを設けている。本発明のような構造を
取ることにより、従来の2Tセルに比べ電荷蓄積
容量が増加し、α線等に起因するソフトエラーに
対して強いメモリセルが得られる。さらに本発明
によれば、セル間の素子分離幅は溝の幅により決
つてくるため、深いｐ型拡散層を形成しても、溝
の深さをこのｐ型拡散層に合わせて深く形成する
ことにより広い素子分離幅を必要としない利点を
有するとともに、深いｐ型拡散層領域側面の３方
が溝により囲まれているため、熱処理による不純
物の拡散は基板の深さ方向およびチヤンネル方向
だけとなり特性制御が容易にとなる利点をも併せ
有する。以上述べたように、本発明によれば、高
集積化に適した半導体メモリ・セルが容易に得ら
れる。
周囲に溝を設けさらに溝の周囲を薄い誘電体膜で
被い、かつこの溝を導電性物質で覆いもしくは埋
めることにより、ｐ型拡散層領域６４側面にキヤ
パシタンスを設けている。本発明のような構造を
取ることにより、従来の2Tセルに比べ電荷蓄積
容量が増加し、α線等に起因するソフトエラーに
対して強いメモリセルが得られる。さらに本発明
によれば、セル間の素子分離幅は溝の幅により決
つてくるため、深いｐ型拡散層を形成しても、溝
の深さをこのｐ型拡散層に合わせて深く形成する
ことにより広い素子分離幅を必要としない利点を
有するとともに、深いｐ型拡散層領域側面の３方
が溝により囲まれているため、熱処理による不純
物の拡散は基板の深さ方向およびチヤンネル方向
だけとなり特性制御が容易にとなる利点をも併せ
有する。以上述べたように、本発明によれば、高
集積化に適した半導体メモリ・セルが容易に得ら
れる。
以上の説明では、本発明のメモリ・セルの構造
を説明する便宜上板にｐ型結晶板を用いたが、こ
れはｎ型結晶基板でもよいことは当然である。た
だしその際前述してきたｎ型とｐ型を入れ替える
必要がある。
を説明する便宜上板にｐ型結晶板を用いたが、こ
れはｎ型結晶基板でもよいことは当然である。た
だしその際前述してきたｎ型とｐ型を入れ替える
必要がある。
第１図は、2Tセルの基本回路の概略を示した
ものであり、図において、AA′……語線、
WW′……書き込み線、RR′……読み取り線、１
１……書き込み線に接続された拡散層領域、１
２，１９……語線に接続されたT1、T2のゲート
電極、１４……T1の拡散層領域、１５……コン
デンサ、１７……T2の基板領域、１８……読み
取り線に接続された拡散層領域、をそれぞれを示
す。第２図は第１図のメモリセルを集積化するこ
とを想定し、従来のシリコンゲートプロセスで構
成した場合の断面構造を模式的に示したものであ
り、図において、３１（WW′）……書き込み線
を兼ねる拡散層領域、３２（AA′）……語線、３
２Ａ，３９Ａ……T1、T2のゲート領域部、３
２′，３９′……T1、T2のチヤンネル領域部、３
２……シリコン基部、３４……T2の基板領域、
３８（RR′）……読み取り線を兼ねた拡散層領
域、４１……フイールド酸化膜、４２……ゲート
酸化膜、をそれぞれ示す。第３図は本発明による
メモリセルの平面図を、第４図は第３図の平面図
を語線AA′に沿つてその中央を切り開いた時の模
式的断面図をそれぞれ示したものであり、図にお
いて、６１、WW′……書き込み線を兼ねた拡散
層領域、６２、AA′……語線、６２Ａ、６９Ａ…
…T1、T2のゲート電極部、６２′，６９′……
T1、T2のチヤンネル領域部、６３……シリコン
基板、６４……T2の基板領域、６８……拡散層
領域、RR′……読み取り線、７１，７２，７４…
…二酸化珪素膜、７３……ポリシリコン、をそれ
ぞれ示す。
ものであり、図において、AA′……語線、
WW′……書き込み線、RR′……読み取り線、１
１……書き込み線に接続された拡散層領域、１
２，１９……語線に接続されたT1、T2のゲート
電極、１４……T1の拡散層領域、１５……コン
デンサ、１７……T2の基板領域、１８……読み
取り線に接続された拡散層領域、をそれぞれを示
す。第２図は第１図のメモリセルを集積化するこ
とを想定し、従来のシリコンゲートプロセスで構
成した場合の断面構造を模式的に示したものであ
り、図において、３１（WW′）……書き込み線
を兼ねる拡散層領域、３２（AA′）……語線、３
２Ａ，３９Ａ……T1、T2のゲート領域部、３
２′，３９′……T1、T2のチヤンネル領域部、３
２……シリコン基部、３４……T2の基板領域、
３８（RR′）……読み取り線を兼ねた拡散層領
域、４１……フイールド酸化膜、４２……ゲート
酸化膜、をそれぞれ示す。第３図は本発明による
メモリセルの平面図を、第４図は第３図の平面図
を語線AA′に沿つてその中央を切り開いた時の模
式的断面図をそれぞれ示したものであり、図にお
いて、６１、WW′……書き込み線を兼ねた拡散
層領域、６２、AA′……語線、６２Ａ、６９Ａ…
…T1、T2のゲート電極部、６２′，６９′……
T1、T2のチヤンネル領域部、６３……シリコン
基板、６４……T2の基板領域、６８……拡散層
領域、RR′……読み取り線、７１，７２，７４…
…二酸化珪素膜、７３……ポリシリコン、をそれ
ぞれ示す。
Claims (1)
- １ ゲート電極、第１通電電極、電気的に浮いた
状態にある第２通電電極、及び基準電位が供給さ
れる基板領域、を有する第１導電型の第1FET
と、ゲート電極、第１通電電極、上記基準電位が
供給される第２通電電極、及び上記第1FETの第
２通電電極に直結されて電気的に浮いた状態にあ
る基板領域、を有する第２導電型の第2FETと、
書き込み時に上記第1FETを介して上記第2FET
の基板領域へ電荷を供給し、上記第2FETの闘値
電圧を高低何れかに設定する書き込み信号を供給
する、上記第1FETの第１通電電極に接続された
書き込み線と、読み取り時に上記第2FETの導通
状態を検出する読み取り信号を感知するように、
上記第2FETの第１通電電極に接続された読み取
り線と、書き込み時には上記第1FETのみをオン
にする信号を供給し、読み取り時には上記第
2FETの高低の闘値電圧の中間の電圧値を有する
信号を供給するように、上記第1FET及び上記第
2FETの各ゲート電極に共通接続された語線と、
を備えた半導体集積化記憶装置に用いる半導体メ
モリセルであつて、上記第1FETの第２通電電極
に直結され電気的に浮いた状態にある上記第
2FETの基板領域に隣接して溝を設け、この溝の
壁面に沿つて形成した誘電体膜とさらにこの誘電
体膜の内面に形成した導電性物質とを用いてキヤ
パシタンスを構成したことを特徴とする半導体メ
モリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56086212A JPS57201067A (en) | 1981-06-04 | 1981-06-04 | Semiconductor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56086212A JPS57201067A (en) | 1981-06-04 | 1981-06-04 | Semiconductor memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57201067A JPS57201067A (en) | 1982-12-09 |
| JPH036665B2 true JPH036665B2 (ja) | 1991-01-30 |
Family
ID=13880469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56086212A Granted JPS57201067A (en) | 1981-06-04 | 1981-06-04 | Semiconductor memory cell |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57201067A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4704368A (en) * | 1985-10-30 | 1987-11-03 | International Business Machines Corporation | Method of making trench-incorporated monolithic semiconductor capacitor and high density dynamic memory cells including the capacitor |
| JP2682021B2 (ja) * | 1988-06-29 | 1997-11-26 | 富士通株式会社 | 半導体メモリ装置 |
-
1981
- 1981-06-04 JP JP56086212A patent/JPS57201067A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57201067A (en) | 1982-12-09 |
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