JPH0795394B2 - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPH0795394B2 JPH0795394B2 JP60048835A JP4883585A JPH0795394B2 JP H0795394 B2 JPH0795394 B2 JP H0795394B2 JP 60048835 A JP60048835 A JP 60048835A JP 4883585 A JP4883585 A JP 4883585A JP H0795394 B2 JPH0795394 B2 JP H0795394B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- electrode
- gate electrode
- conducting
- reference potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000000758 substrate Chemical group 0.000 claims description 12
- 239000003990 capacitor Substances 0.000 claims description 6
- 108091006146 Channels Proteins 0.000 description 11
- 239000004020 conductor Substances 0.000 description 8
- 230000010354 integration Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高集積化に適した電界効果トランジスタ（FE
T）からなる半導体メモリセルに関する。
T）からなる半導体メモリセルに関する。
（従来技術とその問題点） 高集積半導体メモリ用のメモリセルとして、１つのトラ
ンジスタと１つのコンデンサから構成されるメモリセル
（以下、1T1Cセルという。）は、構成要素が少なく、セ
ル面積の微小化が容易なため広く使われている。1T1Cセ
ルでは各メモリセルのコンデンサに蓄積した電荷を直接
読み出す形式をとるのが普通である。この場合、センス
アンプへの出力電圧は各メモリセルのコンデンサ容量と
ディジット線の浮遊容量とで分割される。
ンジスタと１つのコンデンサから構成されるメモリセル
（以下、1T1Cセルという。）は、構成要素が少なく、セ
ル面積の微小化が容易なため広く使われている。1T1Cセ
ルでは各メモリセルのコンデンサに蓄積した電荷を直接
読み出す形式をとるのが普通である。この場合、センス
アンプへの出力電圧は各メモリセルのコンデンサ容量と
ディジット線の浮遊容量とで分割される。
一般に、メモリの高集積化は微細加工によるメモリの微
小化と１つのアドレス線又はディジット線あたりのメモ
リセル数の増大とを伴なっておこなわれる。そのため、
1T1Cセルを用いてメモリを高集積化すると、メモリセル
のコンデンサ容量は減少し、ディジット線の浮遊容量は
増大する傾向にある。その結果、一般にセンスアンプへ
の出力電圧は小さくなる。また高集積化によってメモリ
セルが微小化された場合、それに伴なってセンスアンプ
の幅もメモリセルのピッチに合うように小さくしなけれ
ばならない。ところが、従来の1T1Cセルではセンスアン
プへの出力電圧は小さくなる傾向があるので、その分セ
ンスアンプの感度を増大する必要があった。そのためセ
ンスアンプは複雑化し大型化せざるを得ない傾向とな
り、集積化に際してセンスアンプが占める幅はメモリセ
ルのピッチほど小さくすることができなかった。このよ
うに出力電圧とセンスアンプピッチとの板ばさみ的な状
況となる結果、ついにはメモリの高集積化そのものにす
ら多大の影響が生じてきている。
小化と１つのアドレス線又はディジット線あたりのメモ
リセル数の増大とを伴なっておこなわれる。そのため、
1T1Cセルを用いてメモリを高集積化すると、メモリセル
のコンデンサ容量は減少し、ディジット線の浮遊容量は
増大する傾向にある。その結果、一般にセンスアンプへ
の出力電圧は小さくなる。また高集積化によってメモリ
セルが微小化された場合、それに伴なってセンスアンプ
の幅もメモリセルのピッチに合うように小さくしなけれ
ばならない。ところが、従来の1T1Cセルではセンスアン
プへの出力電圧は小さくなる傾向があるので、その分セ
ンスアンプの感度を増大する必要があった。そのためセ
ンスアンプは複雑化し大型化せざるを得ない傾向とな
り、集積化に際してセンスアンプが占める幅はメモリセ
ルのピッチほど小さくすることができなかった。このよ
うに出力電圧とセンスアンプピッチとの板ばさみ的な状
況となる結果、ついにはメモリの高集積化そのものにす
ら多大の影響が生じてきている。
（発明の目的） 本発明の目的は、このような従来の欠点を除去せしめ
て、メモリセル中に貯蔵信号を増幅する機能を持ち、メ
モリセルを微細化しても読み出し信号が低下することが
少なく、２値電圧で動作する高集積化に適した半導体メ
モリセルを提供することにある。
て、メモリセル中に貯蔵信号を増幅する機能を持ち、メ
モリセルを微細化しても読み出し信号が低下することが
少なく、２値電圧で動作する高集積化に適した半導体メ
モリセルを提供することにある。
（発明の構成） 本発明によれば、第１通電電極、基準電位が供給される
第２通電電極ならびに前記第１通電電極と第２通電電極
との間のチャネル領域をこれと絶縁された状態で挟んで
設けられた第１のゲート電極および第２のゲート電極を
有する第１導電型でデプレッション型の第1FETと、ゲー
ト電極、第１通電電極、前記第1FETの第２のゲート電極
に直結された第２通電電極および前記基準電位が供給さ
れる基板領域を有する第２導電型でエンハンスメント型
の第2FETと、一方の端子を前記第2FETの第２通電電極
に、また他方の端子を前記基準電位が供給される電源線
に直結した容量と、前記第1FETの第１のゲート電極に接
続され、読み出し時以外の時には前記第1FETを非導通に
する信号を供給する第１アドレス線と、前記第2FETのゲ
ート電極に接続され、書き込み時には前記第2FETを導通
状態にする信号を供給する第２アドレス線と、前記第1F
ETの第１通電電極と前記第2FETの第１通電電極に接続さ
れ、書き込み時に前記第1FETのチャネル抵抗を大小いず
れかに設定する書き込み信号を供給し、読み出し時に前
記第1FETの導通状態を検出するための信号を供給するデ
ィジット線とを備え、第2FETは半導体基板表面に形成さ
れ、第1FETは第2FETに絶縁膜を介して平面的に見て一部
重なるように形成されたSOIトランジスタであり、第2FE
Tの第２通電電極上にゲート絶縁膜を介して第1FETのチ
ャネル層が形成され、このチャネル層の表面にゲート絶
縁膜を介して第１ゲート電極が形成されたことを特徴と
する半導体メモリセルが得られる。
第２通電電極ならびに前記第１通電電極と第２通電電極
との間のチャネル領域をこれと絶縁された状態で挟んで
設けられた第１のゲート電極および第２のゲート電極を
有する第１導電型でデプレッション型の第1FETと、ゲー
ト電極、第１通電電極、前記第1FETの第２のゲート電極
に直結された第２通電電極および前記基準電位が供給さ
れる基板領域を有する第２導電型でエンハンスメント型
の第2FETと、一方の端子を前記第2FETの第２通電電極
に、また他方の端子を前記基準電位が供給される電源線
に直結した容量と、前記第1FETの第１のゲート電極に接
続され、読み出し時以外の時には前記第1FETを非導通に
する信号を供給する第１アドレス線と、前記第2FETのゲ
ート電極に接続され、書き込み時には前記第2FETを導通
状態にする信号を供給する第２アドレス線と、前記第1F
ETの第１通電電極と前記第2FETの第１通電電極に接続さ
れ、書き込み時に前記第1FETのチャネル抵抗を大小いず
れかに設定する書き込み信号を供給し、読み出し時に前
記第1FETの導通状態を検出するための信号を供給するデ
ィジット線とを備え、第2FETは半導体基板表面に形成さ
れ、第1FETは第2FETに絶縁膜を介して平面的に見て一部
重なるように形成されたSOIトランジスタであり、第2FE
Tの第２通電電極上にゲート絶縁膜を介して第1FETのチ
ャネル層が形成され、このチャネル層の表面にゲート絶
縁膜を介して第１ゲート電極が形成されたことを特徴と
する半導体メモリセルが得られる。
（実施例） 以下本発明の実施例について図面を用いて詳細に説明す
る。
る。
第１図は本発明の一実施例の回路を示すブロック図であ
る。
る。
本実施例は、第１通電電極1a、第１の基準電位４が供給
される第２通電電極1bならびに第１通電電極1aと第２通
電電極1bとの間のチャネル領域をこれと絶縁された状態
で挟んで設けられた第１のゲート電極1g1および第２の
ゲート電極1g2を有する第１導電型でデプレション型の
第1FET1と、ゲート電極2g、第１通電電極2a、第1FET1の
第２のゲート電極1g2に直結された第２通電電極2bおよ
び第１の基準電位４が供給される基板領域2cを有する第
２導電型でエンハンスメント型の第2FET2と、一方の端
子を第2FETの第２通電電極2bに他方の端子を前記第１の
基板電位と同一の第２の基準電位が供給される電源線に
直結された容量３と、第1FETの第１のゲート電極1g1に
接続され読み出し時以外の時にはこの第1FET1を非導通
状態にする信号を供給する第１アドレス線AL1と、第2FE
T2のゲート電極2gに接続され書き込み時にこの第2FET2
を導通状態にする信号を供給する第２アドレス線AL2
と、第1FETの第１通電電極1aと第2FETの第１通電電極2a
に接続され書き込み時に第1FET1のチャネル抵抗を大小
いずれかに設定する書き込み信号を供給し読み出し時に
第1FET1の導通状態を検出するための信号を供給するデ
ィジット線DLとを含んで構成される。
される第２通電電極1bならびに第１通電電極1aと第２通
電電極1bとの間のチャネル領域をこれと絶縁された状態
で挟んで設けられた第１のゲート電極1g1および第２の
ゲート電極1g2を有する第１導電型でデプレション型の
第1FET1と、ゲート電極2g、第１通電電極2a、第1FET1の
第２のゲート電極1g2に直結された第２通電電極2bおよ
び第１の基準電位４が供給される基板領域2cを有する第
２導電型でエンハンスメント型の第2FET2と、一方の端
子を第2FETの第２通電電極2bに他方の端子を前記第１の
基板電位と同一の第２の基準電位が供給される電源線に
直結された容量３と、第1FETの第１のゲート電極1g1に
接続され読み出し時以外の時にはこの第1FET1を非導通
状態にする信号を供給する第１アドレス線AL1と、第2FE
T2のゲート電極2gに接続され書き込み時にこの第2FET2
を導通状態にする信号を供給する第２アドレス線AL2
と、第1FETの第１通電電極1aと第2FETの第１通電電極2a
に接続され書き込み時に第1FET1のチャネル抵抗を大小
いずれかに設定する書き込み信号を供給し読み出し時に
第1FET1の導通状態を検出するための信号を供給するデ
ィジット線DLとを含んで構成される。
次にこの実施例の動作について説明する。ここで第１導
電型をＰ型、第２導電型をＮ型とし、第1FET1をＰ型チ
ャネルの埋め込みチャネルMOSFET、第2FET2をＮ型チャ
ネルMOSFETとする。また第１の基準電位、第２の基準電
位を共にOVとし、第1FETの閾値電圧は一方のゲート電圧
がOVの時に1.5V、第2FETの閾値電圧は1Vである場合を想
定する。２進情報は、電気的に浮いた状態である第２通
電電極2bとしてのＮ型領域（以下、電荷蓄積領域とい
う。）につながる容量３などの容量を充放電することに
よって蓄えられる。
電型をＰ型、第２導電型をＮ型とし、第1FET1をＰ型チ
ャネルの埋め込みチャネルMOSFET、第2FET2をＮ型チャ
ネルMOSFETとする。また第１の基準電位、第２の基準電
位を共にOVとし、第1FETの閾値電圧は一方のゲート電圧
がOVの時に1.5V、第2FETの閾値電圧は1Vである場合を想
定する。２進情報は、電気的に浮いた状態である第２通
電電極2bとしてのＮ型領域（以下、電荷蓄積領域とい
う。）につながる容量３などの容量を充放電することに
よって蓄えられる。
第２図は本実施例を動作させるときの信号の波形図であ
る。
る。
書き込み動作時には第２アドレス線AL2の電圧12を3Vに
し、ディジット線DLの電圧は書き込む２進情報に応じ、
“1"情報のときは13のように3Vにし、“0"情報のときは
14のようにOVにする。この時Ｎチャネル第2FET2は導通
状態となるため、電荷蓄積領域の電圧は、ディジット線
電圧に応じて“1"を書き込んだ場合は約2Vに、また“0"
を書き込んだ場合はほぼOVになる。
し、ディジット線DLの電圧は書き込む２進情報に応じ、
“1"情報のときは13のように3Vにし、“0"情報のときは
14のようにOVにする。この時Ｎチャネル第2FET2は導通
状態となるため、電荷蓄積領域の電圧は、ディジット線
電圧に応じて“1"を書き込んだ場合は約2Vに、また“0"
を書き込んだ場合はほぼOVになる。
読み出し動作時には、ディジット線DLをセンスアンプに
つなぎ、この電圧をOVにした状態で第１アドレス線AL1
をOVにする。メモリセル“1"が蓄えられている場合は、
第1FETの第１ゲート電極1g1がOVで第２ゲート電極1g2が
約2Vのため、第1FET1は非導通状態にあり、ディジット
線DLから第１の基準電位４の電源端子に流れる電流はな
く、ディジット線電圧は13のように3Vのままである。メ
モリセルに“0"が蓄えられている場合は、第1FETの第１
ゲート電極1g1がOVで第２ゲート電極1g2がほぼOVのため
第1FET1は導通状態にあり、ディジット線DLから第１の
基準電位４の電源端子に電流が流れるので、ディジット
線電圧は14のように低下する。このディジット線電圧の
差によって、“1",“0"の読み出し動作が行なわれる。
この間、第2FET2は非導通状態にあるため、メモリに蓄
えられた２進情報は読み出し動作の影響を受けず、読み
出し動作は非破壊で行なうことができる。
つなぎ、この電圧をOVにした状態で第１アドレス線AL1
をOVにする。メモリセル“1"が蓄えられている場合は、
第1FETの第１ゲート電極1g1がOVで第２ゲート電極1g2が
約2Vのため、第1FET1は非導通状態にあり、ディジット
線DLから第１の基準電位４の電源端子に流れる電流はな
く、ディジット線電圧は13のように3Vのままである。メ
モリセルに“0"が蓄えられている場合は、第1FETの第１
ゲート電極1g1がOVで第２ゲート電極1g2がほぼOVのため
第1FET1は導通状態にあり、ディジット線DLから第１の
基準電位４の電源端子に電流が流れるので、ディジット
線電圧は14のように低下する。このディジット線電圧の
差によって、“1",“0"の読み出し動作が行なわれる。
この間、第2FET2は非導通状態にあるため、メモリに蓄
えられた２進情報は読み出し動作の影響を受けず、読み
出し動作は非破壊で行なうことができる。
読み出しも書き込みも行なわない非選択メモリセルで
は、第１アドレス線AL1を3Vに、第２アドレスAL2をOVに
保つ。この時、Ｐ型チャネル第1FET1もＮ型チャネル第2
FET2も非導通状態になるため、第１の基準電位４はディ
ジット線DLに影響を与えず、またメモリに蓄えられた２
進情報はディジット線DLの影響を受けない。
は、第１アドレス線AL1を3Vに、第２アドレスAL2をOVに
保つ。この時、Ｐ型チャネル第1FET1もＮ型チャネル第2
FET2も非導通状態になるため、第１の基準電位４はディ
ジット線DLに影響を与えず、またメモリに蓄えられた２
進情報はディジット線DLの影響を受けない。
第３図（ａ），（ｂ）はそれぞれ本発明の半導体メモリ
セルの一実施例を半導体基板上で第1FET1を第2FET2の上
に重ねるSOI（Semiconductor−On−Insulator）構造で
実現したものの平面図及びＡ−Ａ′断面図である。ここ
で第1FET1は例えば絶縁膜上に成長させた多結晶シリコ
ン層や、それを適当な方法で処理したものや、さらに適
当な方法で単結晶化させたものに形成する。またここで
は第１の基準電位４と第２の基準電位５は同一の電位に
設定している。
セルの一実施例を半導体基板上で第1FET1を第2FET2の上
に重ねるSOI（Semiconductor−On−Insulator）構造で
実現したものの平面図及びＡ−Ａ′断面図である。ここ
で第1FET1は例えば絶縁膜上に成長させた多結晶シリコ
ン層や、それを適当な方法で処理したものや、さらに適
当な方法で単結晶化させたものに形成する。またここで
は第１の基準電位４と第２の基準電位５は同一の電位に
設定している。
Ｐ型半導体基板21は、第１図の第2FETの基板領域2cと容
量３の一方の電極を兼ね、第１の基準電位４と同一電位
の第２の基準電位５が印加される。Ｎ型領域22は、第2F
ETの第１通電電極2aとなるＮ型領域26とディジット線と
なる導体層30を接続するつなぎの部分である。Ｐ型領域
23は第1FETの第１通電電極1aを形成し、ディジット線と
なる導体層30に接続される。Ｐ型領域24は第1FET1のチ
ャネル領域を形成する。Ｐ型領域25は第1FETの第２通電
電極1bと第１の基準電位４が供給される電源配線を兼ね
る。Ｎ型領域26は第2FETの第１通電電極2aを形成し、Ｎ
型領域22を介してディジット線DLとなる導体層30に接続
される。Ｎ型領域27は第2FETの第２通電電極2bと容量３
の一方の電極と第1FETの第２のゲート電極1g2を兼ね
る。導体層28は第1FETの第１のゲート電極1g1及び第１
アドレス線AL1を兼ねる。第３図から明らかなように、
Ｎ型領域27上にゲート絶縁膜を介して第1FETのチャネル
層24が形成され、このチャネル層24の表面にゲート絶縁
膜を介して導体層28が形成されている。導体層29は第2F
ETのゲート電極2g及び第２アドレス線AL2を兼ねる。導
体層30はディジット線であり、31,32は絶縁層である。
第１図の容量３に対応する容量は、Ｎ型領域27とＰ型基
板21との間のPN接合容量である。第３図の一点鎖線は活
性領域と不活性領域を分けており、これらの図で周囲部
が不活性領域である。
量３の一方の電極を兼ね、第１の基準電位４と同一電位
の第２の基準電位５が印加される。Ｎ型領域22は、第2F
ETの第１通電電極2aとなるＮ型領域26とディジット線と
なる導体層30を接続するつなぎの部分である。Ｐ型領域
23は第1FETの第１通電電極1aを形成し、ディジット線と
なる導体層30に接続される。Ｐ型領域24は第1FET1のチ
ャネル領域を形成する。Ｐ型領域25は第1FETの第２通電
電極1bと第１の基準電位４が供給される電源配線を兼ね
る。Ｎ型領域26は第2FETの第１通電電極2aを形成し、Ｎ
型領域22を介してディジット線DLとなる導体層30に接続
される。Ｎ型領域27は第2FETの第２通電電極2bと容量３
の一方の電極と第1FETの第２のゲート電極1g2を兼ね
る。導体層28は第1FETの第１のゲート電極1g1及び第１
アドレス線AL1を兼ねる。第３図から明らかなように、
Ｎ型領域27上にゲート絶縁膜を介して第1FETのチャネル
層24が形成され、このチャネル層24の表面にゲート絶縁
膜を介して導体層28が形成されている。導体層29は第2F
ETのゲート電極2g及び第２アドレス線AL2を兼ねる。導
体層30はディジット線であり、31,32は絶縁層である。
第１図の容量３に対応する容量は、Ｎ型領域27とＰ型基
板21との間のPN接合容量である。第３図の一点鎖線は活
性領域と不活性領域を分けており、これらの図で周囲部
が不活性領域である。
以上説明の便宜上、第1FETとしてＰ型チャネルの埋め込
みチャネルMOSFET、第2FETとしてＮ型チャネルMOSFETを
使用した実施例を用いたが、本発明は他のFETを用いた
場合にも、又導電型を逆にした場合にも適用できる。
みチャネルMOSFET、第2FETとしてＮ型チャネルMOSFETを
使用した実施例を用いたが、本発明は他のFETを用いた
場合にも、又導電型を逆にした場合にも適用できる。
また第1FETを第2FETの上に重ねる構造にし、第1FETを絶
縁膜上に成長させた多結晶シリコン層や、それを適当な
方法で処理したものや、さらに適当な方法で単結晶化さ
せたものに形成した実施例を用いたが、本発明はこれに
限るわけではない。すなわち第2FETを第1FETの上に重ね
る構造でも、実現でき、又FETを他の方法で形成した半
導体や他の半導体物質に形成しても実現できる。
縁膜上に成長させた多結晶シリコン層や、それを適当な
方法で処理したものや、さらに適当な方法で単結晶化さ
せたものに形成した実施例を用いたが、本発明はこれに
限るわけではない。すなわち第2FETを第1FETの上に重ね
る構造でも、実現でき、又FETを他の方法で形成した半
導体や他の半導体物質に形成しても実現できる。
さらに容量３はPN接合容量に限るわけではなく、例えば
絶縁膜容量であっても、それらの組み合せであっても構
わない。
絶縁膜容量であっても、それらの組み合せであっても構
わない。
なおまた、第１図および第２図を用いて本発明のメモリ
セルの読み出し動作を説明した時に、ディジット線から
基準電位を与える電源への電流を用いたが、これは逆方
向の電流を使うこともできる。また動作電圧や各FETの
閾値電圧として適当な値を用いたが、これらの値に限る
わけではない。
セルの読み出し動作を説明した時に、ディジット線から
基準電位を与える電源への電流を用いたが、これは逆方
向の電流を使うこともできる。また動作電圧や各FETの
閾値電圧として適当な値を用いたが、これらの値に限る
わけではない。
（発明の効果） 以上、詳細説明したとおり、本発明によれば、メモリセ
ル中に貯蔵信号を増幅する機能を持ち、メモリセルを微
細化しても読み出し信号が低下することが少なく、２値
電圧で動作する高集積化に適した半導体メモリセルが得
られ、その効果は大きい。
ル中に貯蔵信号を増幅する機能を持ち、メモリセルを微
細化しても読み出し信号が低下することが少なく、２値
電圧で動作する高集積化に適した半導体メモリセルが得
られ、その効果は大きい。
第１図は本発明の一実施例の回路を示すブロック図、第
２図はその動作信号の波形図、第３図（ａ），（ｂ）は
それぞれ本発明の一実施例を示す平面図及びそのＡ−
Ａ′断面図である。 １……第1FET、２……第2FET、３……容量、４……第１
の基準電位、５……第２の基準電位、21……Ｐ型半導体
基板、22……Ｎ型領域、23〜25……Ｐ型領域、26,27…
…Ｎ型領域、28〜30……導体層、31,32……絶縁層、1a,
2a……第１通電電極、1b,2b……第２通電電極、1c,2c…
…基板領域、1g1……第１のゲート電極、1g2……第２の
ゲート電極、2g……ゲート電極、AL1……第１アドレス
線、AL2……第２アドレス線、DL……ディジット線。
２図はその動作信号の波形図、第３図（ａ），（ｂ）は
それぞれ本発明の一実施例を示す平面図及びそのＡ−
Ａ′断面図である。 １……第1FET、２……第2FET、３……容量、４……第１
の基準電位、５……第２の基準電位、21……Ｐ型半導体
基板、22……Ｎ型領域、23〜25……Ｐ型領域、26,27…
…Ｎ型領域、28〜30……導体層、31,32……絶縁層、1a,
2a……第１通電電極、1b,2b……第２通電電極、1c,2c…
…基板領域、1g1……第１のゲート電極、1g2……第２の
ゲート電極、2g……ゲート電極、AL1……第１アドレス
線、AL2……第２アドレス線、DL……ディジット線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ３１１ 7210−4Ｍ
Claims (1)
- 【請求項１】第１通電電極、基準電位が供給される第２
通電電極ならびに前記第１通電電極と第２通電電極との
間のチャネル領域をこれと絶縁された状態で挟んで設け
られた第１のゲート電極および第２のゲート電極を有す
る第１導電型でデプレッション型の第1FETと、ゲート電
極、第１通電電極、前記第1FETの第２のゲート電極に直
結された第２通電電極および前記基準電位が供給される
基板領域を有する第２導電型でエンハンスメント型の第
2FETと、一方の端子を前記第2FETの第２通電電極に、ま
た他方の端子を前記基準電位が供給される電源線に直結
した容量と、前記第1FETの第１のゲート電極に接続さ
れ、読み出し時以外の時には前記第1FETを非導通にする
信号を供給する第１アドレス線と、前記第2FETのゲート
電極に接続され、書き込み時には前記第2FETを導通状態
にする信号を供給する第２アドレス線と、前記第1FETの
第１通電電極と前記第2FETの第１通電電極に接続され、
書き込み時に前記第1FETのチャネル抵抗を大小いずれか
に設定する書き込み信号を供給し、読み出し時に前記第
1FETの導通状態を検出するための信号を供給するディジ
ット線とを備え、第2FETは半導体基板表面に形成され、
第1FETは第2FETに絶縁膜を介して平面的に見て一部重な
るように形成されたSOIトランジスタであり、第2FETの
第２通電電極上にゲート絶縁膜を介して第1FETのチャネ
ル層が形成され、このチャネル層の表面にゲート絶縁膜
を介して第１ゲート電極が形成されたことを特徴とする
半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048835A JPH0795394B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60048835A JPH0795394B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208694A JPS61208694A (ja) | 1986-09-17 |
| JPH0795394B2 true JPH0795394B2 (ja) | 1995-10-11 |
Family
ID=12814296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60048835A Expired - Lifetime JPH0795394B2 (ja) | 1985-03-12 | 1985-03-12 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795394B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50150380A (ja) * | 1974-05-22 | 1975-12-02 | ||
| JPS57158087A (en) * | 1981-03-23 | 1982-09-29 | Nec Corp | Semiconductor memory cell |
| JPS5893370A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | Ｍｏｓデバイス |
-
1985
- 1985-03-12 JP JP60048835A patent/JPH0795394B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208694A (ja) | 1986-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2559360B2 (ja) | 半導体メモリ装置 | |
| JPS5931570A (ja) | 全固体薄膜リチウム二次電池 | |
| US4084108A (en) | Integrated circuit device | |
| JP3049360B2 (ja) | 集積回路 | |
| US4654825A (en) | E2 prom memory cell | |
| JPS5948555B2 (ja) | ワンデバイス・メモリ・セル | |
| JPS6187361A (ja) | 併合したバイポ−ラトランジスタを有するｃｍｏｓｒａｍ | |
| US4872042A (en) | Semiconductor device | |
| JPS6260191A (ja) | 半導体メモリセル | |
| JPS6062153A (ja) | 抵抗性ゲ−ト型電界効果トランジスタ論理回路 | |
| KR900001773B1 (ko) | 반도체 집적회로 | |
| JPH0795394B2 (ja) | 半導体メモリセル | |
| JPH0158594B2 (ja) | ||
| JPS61222254A (ja) | 半導体記憶装置 | |
| JPS6235559A (ja) | 半導体記憶装置 | |
| JPS62128091A (ja) | 半導体メモリセル | |
| JPH036665B2 (ja) | ||
| JPH0660684A (ja) | リード・オンリ・メモリ装置 | |
| JP2555870B2 (ja) | 半導体記憶装置 | |
| JPS61208253A (ja) | 半導体メモリセル | |
| JPS6197976A (ja) | 半導体集積回路装置 | |
| JPH0415556B2 (ja) | ||
| JPS62128090A (ja) | 半導体メモリセル | |
| JPS59149048A (ja) | 半導体メモリセル | |
| JPS5864693A (ja) | 半導体メモリセル |