JPH036691B2 - - Google Patents
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- Publication number
- JPH036691B2 JPH036691B2 JP11150084A JP11150084A JPH036691B2 JP H036691 B2 JPH036691 B2 JP H036691B2 JP 11150084 A JP11150084 A JP 11150084A JP 11150084 A JP11150084 A JP 11150084A JP H036691 B2 JPH036691 B2 JP H036691B2
- Authority
- JP
- Japan
- Prior art keywords
- coefficient data
- data
- storage circuit
- binary
- impulse response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002441 reversible effect Effects 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は直線位相の有限インパルス応答
（FIR）デイジタルフイルタに関するものである。
（FIR）デイジタルフイルタに関するものである。
直線位相のデイジタルフイルタは、周波数に対
して直線位相である設計が可能であり、その設計
も比較的容易なため広く用いられるようになつて
きた。
して直線位相である設計が可能であり、その設計
も比較的容易なため広く用いられるようになつて
きた。
直線位相のFIRデイジタルフイルタの特徴とし
て、そのフイルタ次数をＮとし、Ｎ個のインパル
ス応答列を ｈ（０）、ｈ(1)、ｈ(2)…ｈ（Ｎ−２）、ｈ（Ｎ−１
） とした場合に、Ｎが奇数ならば、 ｈ（０）＝ｈ（Ｎ−１）、ｈ(1)＝ｈ（Ｎ−
２）…ｈ（Ｎ−３／２）＝ｈ（Ｎ＋１／２） となり、Ｎが偶数ならば、 ｈ（０）＝ｈ（Ｎ−１）、ｈ(1)＝ｈ（Ｎ−２）…ｈ（
Ｎ／２−２）＝ｈ（Ｎ／２＋２）、ｈ（Ｎ／２−１）＝
ｈ
（Ｎ／２＋１） となり、一般的に自然数ｎ（０＜ｎ＜Ｎ）を用い
て ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） が成り立つことが知られている。
て、そのフイルタ次数をＮとし、Ｎ個のインパル
ス応答列を ｈ（０）、ｈ(1)、ｈ(2)…ｈ（Ｎ−２）、ｈ（Ｎ−１
） とした場合に、Ｎが奇数ならば、 ｈ（０）＝ｈ（Ｎ−１）、ｈ(1)＝ｈ（Ｎ−
２）…ｈ（Ｎ−３／２）＝ｈ（Ｎ＋１／２） となり、Ｎが偶数ならば、 ｈ（０）＝ｈ（Ｎ−１）、ｈ(1)＝ｈ（Ｎ−２）…ｈ（
Ｎ／２−２）＝ｈ（Ｎ／２＋２）、ｈ（Ｎ／２−１）＝
ｈ
（Ｎ／２＋１） となり、一般的に自然数ｎ（０＜ｎ＜Ｎ）を用い
て ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） が成り立つことが知られている。
つまりインパルス応答列は、中央部を中心とし
て対称性を有しているのである。
て対称性を有しているのである。
FIRデイジタルフイルタのシステム関数は、Ｚ
変換の複素変数Ｚを用いて、 Ｈ（ｚ）＝N-1 〓n=0 ｈ（ｎ）z-n で表わされ、特定のフイルタ特性をもつｈ（ｎ）
の係数列が決定される。こうして決定された係数
列に基づいて、各係数データがROM等の記憶回
路に記憶されるが、総ての係数データを記憶させ
たのでは大容量の記憶回路が必要となつてしま
う。
変換の複素変数Ｚを用いて、 Ｈ（ｚ）＝N-1 〓n=0 ｈ（ｎ）z-n で表わされ、特定のフイルタ特性をもつｈ（ｎ）
の係数列が決定される。こうして決定された係数
列に基づいて、各係数データがROM等の記憶回
路に記憶されるが、総ての係数データを記憶させ
たのでは大容量の記憶回路が必要となつてしま
う。
本発明は直線位相の有限インパルス応答デイジ
タルフイルタのインパルス応答列の対称性を利用
し半分のインパルス応答列に対応するフイルタ係
数のみを記憶回路に記憶させ、これを可逆計数器
を用いて読み出すことにより、記憶回路の記憶容
量を半減することを目的としている。
タルフイルタのインパルス応答列の対称性を利用
し半分のインパルス応答列に対応するフイルタ係
数のみを記憶回路に記憶させ、これを可逆計数器
を用いて読み出すことにより、記憶回路の記憶容
量を半減することを目的としている。
第１図において、１は第１の記憶回路で、入力
から供給される符号化された２進入力データをＮ
回の標本値として保持するもので、最新の入力デ
ータがＸ（Ｎ−１）に記憶されると、その入力デ
ータ供給前にＸ（０）に記憶されていたデータが
捨てられ、常時Ｎ個の入力データが記憶されてい
る。２はROM等からなる第２の記憶回路で、２
進係数データＨ（０）、Ｈ(1)…Ｈ（Ｍ−１）、Ｈ（Ｍ
）
を記憶させてある。本例ではフイルタ次数をＮと
してあり、Ｎが奇数の場合はＭ＝Ｎ／２−１であ
り、偶数の場合はＭ＝Ｎ／２である。すなわち全
係数データのうち半分だけを記憶回路２に記憶さ
せてある。３は上記係数データを読み出すための
可逆計数器、４は制御回路で、可逆計数器３のア
ツプダウンの切換え等を行なうものである。５は
乗算器で、入力データと係数データとの乗算を行
なうものである。６は加算器、７は累算器であ
る。
から供給される符号化された２進入力データをＮ
回の標本値として保持するもので、最新の入力デ
ータがＸ（Ｎ−１）に記憶されると、その入力デ
ータ供給前にＸ（０）に記憶されていたデータが
捨てられ、常時Ｎ個の入力データが記憶されてい
る。２はROM等からなる第２の記憶回路で、２
進係数データＨ（０）、Ｈ(1)…Ｈ（Ｍ−１）、Ｈ（Ｍ
）
を記憶させてある。本例ではフイルタ次数をＮと
してあり、Ｎが奇数の場合はＭ＝Ｎ／２−１であ
り、偶数の場合はＭ＝Ｎ／２である。すなわち全
係数データのうち半分だけを記憶回路２に記憶さ
せてある。３は上記係数データを読み出すための
可逆計数器、４は制御回路で、可逆計数器３のア
ツプダウンの切換え等を行なうものである。５は
乗算器で、入力データと係数データとの乗算を行
なうものである。６は加算器、７は累算器であ
る。
つぎに動作について説明する。記憶回路１には
Ｎ個の入力データＸ（０）…Ｘ（Ｎ−１）が記憶さ
れており、つぎに新しい入力データが供給される
までの間に各入力データＸ（０）…Ｘ（Ｎ−１）と
記憶回路２内の係数データＨ（０）…Ｈ（Ｍ）との
積和演算が行なわれる。この積和演算中は、入力
は閉じられ、循環路１ａによりＸ（０）からＸ（Ｎ
−１）までのデータが１乗算ごとに１データ分だ
け転送され、各データが失なわれないようにして
乗算器５に逐次供給される。この順序は、Ｘ
（０）、Ｘ(1)…Ｘ（Ｎ−２）、Ｘ（Ｎ−１）の順であ
る。このデータの供給に伴つて記憶回路２から各
係数データが以下のように読み出されて積和演算
が行なわれるものである。
Ｎ個の入力データＸ（０）…Ｘ（Ｎ−１）が記憶さ
れており、つぎに新しい入力データが供給される
までの間に各入力データＸ（０）…Ｘ（Ｎ−１）と
記憶回路２内の係数データＨ（０）…Ｈ（Ｍ）との
積和演算が行なわれる。この積和演算中は、入力
は閉じられ、循環路１ａによりＸ（０）からＸ（Ｎ
−１）までのデータが１乗算ごとに１データ分だ
け転送され、各データが失なわれないようにして
乗算器５に逐次供給される。この順序は、Ｘ
（０）、Ｘ(1)…Ｘ（Ｎ−２）、Ｘ（Ｎ−１）の順であ
る。このデータの供給に伴つて記憶回路２から各
係数データが以下のように読み出されて積和演算
が行なわれるものである。
フイルタ次数Ｎが奇数の場合と偶数の場合とで
読出し方法がやや異なり、まず奇数の場合につい
て説明する。まず、可逆計数器３を係数データＨ
（０）のアドレスＡにセツトし、記憶回路１のデ
ータの循環に同期して１つずつアツプカウントし
ていく。これによつて、係数データＨ（０）…Ｈ
（Ｍ）がこの順に逐次読み出される。可逆計数器
３が係数データＨ（Ｍ）のアドレス（Ａ＋Ｍ）を
カウントすると、制御回路４からダウンモードの
指定出力が発生し、可逆計数器３がダウンカウン
トに切り換わる。そのため上記とは逆に、係数デ
ータＨ（Ｍ−１）…Ｈ（０）がこの順に読み出され
る。
読出し方法がやや異なり、まず奇数の場合につい
て説明する。まず、可逆計数器３を係数データＨ
（０）のアドレスＡにセツトし、記憶回路１のデ
ータの循環に同期して１つずつアツプカウントし
ていく。これによつて、係数データＨ（０）…Ｈ
（Ｍ）がこの順に逐次読み出される。可逆計数器
３が係数データＨ（Ｍ）のアドレス（Ａ＋Ｍ）を
カウントすると、制御回路４からダウンモードの
指定出力が発生し、可逆計数器３がダウンカウン
トに切り換わる。そのため上記とは逆に、係数デ
ータＨ（Ｍ−１）…Ｈ（０）がこの順に読み出され
る。
こうして係数データは、Ｈ（０）、Ｈ(1)…Ｈ（Ｍ
−１）、Ｈ（Ｍ）、Ｈ（Ｍ−１）…Ｈ（０）の順に乗
算器５に供給され、それぞれに対応する入力デー
タＸ（０）、Ｘ(1)…Ｘ（Ｎ−２）、Ｘ（Ｎ−１）とそ
れぞれ乗算される。ここまでの動作を示したのが
第２図である。上記乗算結果は加算器６に供給さ
れ、総ての積和演算結果が累算器７から出力され
る。この出力Ｙは、 Ｙ＝N-1 〓n=0 Ｈ（ｎ）・Ｘ（2M−ｎ）＋Ｈ（Ｍ）・Ｘ（Ｍ）＋N-1 〓n=0 Ｈ（Ｍ−１−ｎ）・Ｘ（Ｍ−１−ｎ） で表わされる。
−１）、Ｈ（Ｍ）、Ｈ（Ｍ−１）…Ｈ（０）の順に乗
算器５に供給され、それぞれに対応する入力デー
タＸ（０）、Ｘ(1)…Ｘ（Ｎ−２）、Ｘ（Ｎ−１）とそ
れぞれ乗算される。ここまでの動作を示したのが
第２図である。上記乗算結果は加算器６に供給さ
れ、総ての積和演算結果が累算器７から出力され
る。この出力Ｙは、 Ｙ＝N-1 〓n=0 Ｈ（ｎ）・Ｘ（2M−ｎ）＋Ｈ（Ｍ）・Ｘ（Ｍ）＋N-1 〓n=0 Ｈ（Ｍ−１−ｎ）・Ｘ（Ｍ−１−ｎ） で表わされる。
つぎにフイルタ次数Ｎが偶数の場合について説
明する。まず、可逆計数器３を係数データＨ（０）
のアドレスＡにセツトし、上記と同様に１つずつ
アツプカウントしていく。可逆計数器３が係数デ
ータＨ（Ｍ−１）のアドレス（Ａ＋Ｍ−１）をカ
ウントすると、制御回路４からのクロツクパルス
が１パルスだけ停止し、可逆計数器３の内容が１
回だけそのまま保持される。つぎからは可逆計数
器３がダウンモードに切り換わつて、１つずつダ
ウンカウントされていく。これによつて、係数デ
ータは、Ｈ（０）、Ｈ(1)…Ｈ（Ｍ−２）、Ｈ（Ｍ−
１）、Ｈ（Ｍ−１）、Ｈ（Ｍ−２）…Ｈ(1)、Ｈ（０）
とこの順に逐次読み出され、それぞれに対応する
入力データＸ（０）、Ｘ(1)…Ｘ（Ｎ−２）、Ｘ（Ｎ−
１）とそれぞれ乗算される。ここまでの動作を示
したのが第３図である。この乗算結果は上記と同
様に逐次加算されて累算器７から出力される。こ
の出力Ｙは、 Ｙ＝N-1 〓n=0 Ｈ（ｎ）・Ｘ（2M−１−ｎ）＋N-1 〓n=0 Ｈ（Ｍ−１−ｎ）・Ｘ（Ｍ−１−ｎ） で表わされる。
明する。まず、可逆計数器３を係数データＨ（０）
のアドレスＡにセツトし、上記と同様に１つずつ
アツプカウントしていく。可逆計数器３が係数デ
ータＨ（Ｍ−１）のアドレス（Ａ＋Ｍ−１）をカ
ウントすると、制御回路４からのクロツクパルス
が１パルスだけ停止し、可逆計数器３の内容が１
回だけそのまま保持される。つぎからは可逆計数
器３がダウンモードに切り換わつて、１つずつダ
ウンカウントされていく。これによつて、係数デ
ータは、Ｈ（０）、Ｈ(1)…Ｈ（Ｍ−２）、Ｈ（Ｍ−
１）、Ｈ（Ｍ−１）、Ｈ（Ｍ−２）…Ｈ(1)、Ｈ（０）
とこの順に逐次読み出され、それぞれに対応する
入力データＸ（０）、Ｘ(1)…Ｘ（Ｎ−２）、Ｘ（Ｎ−
１）とそれぞれ乗算される。ここまでの動作を示
したのが第３図である。この乗算結果は上記と同
様に逐次加算されて累算器７から出力される。こ
の出力Ｙは、 Ｙ＝N-1 〓n=0 Ｈ（ｎ）・Ｘ（2M−１−ｎ）＋N-1 〓n=0 Ｈ（Ｍ−１−ｎ）・Ｘ（Ｍ−１−ｎ） で表わされる。
以上のようにして累算器７から積和演算結果が
得られるのである。
得られるのである。
本発明によれば、インパルス応答列の対称性に
基づいて、フイルタ次数Ｎが奇数の場合はｈ
（０）、ｈ(1)…ｈ（Ｎ−１／２）まで、偶数の場合は
ｈ （０）、ｈ(1)…ｈ（Ｎ／２−１）までに対応する２
進係数データを記憶させておき、可逆計数器を用
いて各データを逐次読み出した後この逆の順に再
び読み出して入力データと逐次乗算するようにし
たので、２進係数データの記憶容量を半減でき、
しかも読出し制御のための回路構成も簡素化する
ことができる。
基づいて、フイルタ次数Ｎが奇数の場合はｈ
（０）、ｈ(1)…ｈ（Ｎ−１／２）まで、偶数の場合は
ｈ （０）、ｈ(1)…ｈ（Ｎ／２−１）までに対応する２
進係数データを記憶させておき、可逆計数器を用
いて各データを逐次読み出した後この逆の順に再
び読み出して入力データと逐次乗算するようにし
たので、２進係数データの記憶容量を半減でき、
しかも読出し制御のための回路構成も簡素化する
ことができる。
第１図は本発明の一実施例を示したブロツク
図、第２図および第３図は動作説明のための説明
図である。 １……第１の記憶回路、２……第２の記憶回
路、３……可逆計数器、４……制御回路、５……
乗算器、６……加算器、７……累算器。
図、第２図および第３図は動作説明のための説明
図である。 １……第１の記憶回路、２……第２の記憶回
路、３……可逆計数器、４……制御回路、５……
乗算器、６……加算器、７……累算器。
Claims (1)
- 【特許請求の範囲】 １ 複数の２進入力データを遅延記憶する第１の
記憶回路と、複数の２進係数データを記憶する第
２の記憶回路と、上記２進入力データと上記２進
係数データとを逐次乗算した後累算して積和演算
を行なう演算回路とを具備し、かつフイルタ次数
をＮとした場合、そのシステム関数Ｈ（ｚ）がイ
ンパルス応答係数ｈ（ｎ）を用いて、 Ｈ（ｚ）＝N-1 〓n=0 ｈ（ｎ）z-n で表され、しかもインパルス応答が ｈ（ｎ）＝ｈ（Ｎ−１−ｎ） を満足する直線位相の有限インパルス応答デイジ
タルフイルタにおいて、 上記インパルス応答の対称性に基づいて、フイ
ルタ次数Ｎが奇数の場合は、ｈ（０）、ｔ(1)…ｈ
（Ｎ−１／２）まで、偶数の場合は、ｈ（０）、ｈ(1)
… ｈ（Ｎ／２−１）までに対応する２進係数データ
をこの順番で第２の記憶回路に記憶させ、 第２の記憶回路の各２進係数データを、Ｎが奇
数の場合には、ｈ（０）、ｈ(1)…ｈ（Ｎ−１／２）ま で、Ｎが偶数の場合には、ｈ（０）、ｈ(1)…ｈ
（Ｎ／２−１）までを、ｈ（ｎ）のｎの大きさに従
つて順次読み出した後、上記各２進係数データ
を、Ｎが奇数の場合には、ｈ（Ｎ−３／２）からｈ （０）まで、Ｎが偶数の場合には、ｈ（Ｎ／２−
１）からｈ（０）までを上記とは逆の順番で再び
読み出す可逆計数器を設け、 第２の記憶回路からの各２進係数データと第１
の記憶回路からの２進入力データとの積和演算を
行なうことを特徴とするデイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150084A JPS60254909A (ja) | 1984-05-31 | 1984-05-31 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150084A JPS60254909A (ja) | 1984-05-31 | 1984-05-31 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254909A JPS60254909A (ja) | 1985-12-16 |
| JPH036691B2 true JPH036691B2 (ja) | 1991-01-30 |
Family
ID=14562868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11150084A Granted JPS60254909A (ja) | 1984-05-31 | 1984-05-31 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254909A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2713402B2 (ja) * | 1987-03-23 | 1998-02-16 | 松下電器産業株式会社 | 音場補正装置 |
| JP2968350B2 (ja) * | 1991-01-11 | 1999-10-25 | 三菱電機株式会社 | 直交変調回路 |
| JP3899966B2 (ja) | 2002-03-14 | 2007-03-28 | 松下電器産業株式会社 | ディジタル信号受信装置 |
-
1984
- 1984-05-31 JP JP11150084A patent/JPS60254909A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254909A (ja) | 1985-12-16 |
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