JPH0367188A - Ｉｃテスター - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＩＣテスターに関し、詳しくは、ＬＳＩの
非同期テストを行う場合に、そのパターン発生プログラ
ムのステップ数をほとんど増加させることなく、異なる
多数の位相を持つ位相クロフクの１つを選択してリアル
タイムで発生させることができるようなＩＣテスターに
関する。

［従来の技術］ 第３図にこの種のＩＣテスターのパターン発生器部分を
中心とする従来の構成を示す。同図において、１０は、
ＣＰＵであり、インタフェース１１を介してパターン発
生本１２にパターン発生に必要なプログラムをセットし
、タイミング発生器１３に必要なタイミング発生のため
のタイミングデータをセットする。これらパターン発生
器１２、タイミング発生器１３からのデータがピンエレ
クトロニクス１８に送画されて、ピンエレクトロニクス
１８から被検査デバイス（ＤＵＴ）１９にテストパター
ン等がピン対応に出力される。

なお、２０は、テスト電ｆＥ発生回路であって、ＣＰＵ
ｌ０からのデータによりＤＵＴｌ９のバイアス電圧とか
、テストパターン等のレベルヲ設定する設定電圧等を発
生して、ＤＵＴｌ９．　　ピンエレクトロニクス１８に
それぞれ供給する。

パターン発生替１２は、通常、ＲＯＭとＲＡＭとから構
成されるインストラクションメモリ１４とプログラムカ
ウンタ１５、コントローラ１６、パターンメモリ１７、
タイミング選択信号を記憶するレジスタ１７ａ等で構成
され、インストラクションメモリ１４に対するアドレス
（Ａ）の発生とパターンメモリ１７に対する次のアドレ
ス発生のためのアドレス制御情報とか、インデックスア
ドレス等のシーケンスコントロールデー９　（ＳＱ）と
、タイミング発生器１３に対するタイミング切換信号（
ＴＣ）とを発生する。そして、シーケンスコントロール
データ（ＳＱ）をコントローラ１６に送出してコントロ
ーラ１６の制御で次のインストラクションメモリ１４の
アドレスを算出してプログラムカウンタ１５に設定し、
或はプログラムカリフタ１５を更新する。

パターンメモリ１７は、インストラクションメモリ１４
から送出されるアドレス情報（Ａ）によりアクセスされ
て、アドレスデータ、パターンデータ、期待値データ等
のデータを発生し、さらにＤＵＴｌ　９に対するリード
／ライト制御信号（制御情報Ｃの一部）等を発生してそ
れらをピンエレクトロニクス１８に送出する。

タイミング発生器１３は、ＣＰＵｌ０から受けたタイミ
ングデータをタイミング設定メモリに記憶する。各タイ
ミングデータは、それぞれ異なる位相のタイミングを示
していて、その数が発生位相レベル（位相の数）を与え
、その１つがインストラクションメモリ１４から得られ
るタイミング切換信号（ＴＣ）で選択される。

タイミングの切換は、レジスタ１７ａを介してタイミン
グ切換信号（ＴＣ）をタイミング設定メモリのアドレス
に加えることで行われるが、それがリアルタイムで加え
られることから種々の位相のタイミングデータがタイミ
ング設定メモリからリアルタイムで読出される。こうし
て読出されたリアルタイムのタイミングデータは、タイ
ミング発生回路に加えられ、これによりタイミング発生
回路においてレート信号を基準としてタイミングデータ
に対応する位相を持つ位相クロックを発生し、この位相
クロックがタイミング信号として外部へ出力される。

［解法しようとする課題］ ところで、ＶＲＡＭやデュアルポートメモリ等の゛１導
体記憶装置の検査では、最近、基準クロックに対してど
の程度まで同期がずれても安定に動作するのかをテスト
する、いわゆる、非同期テストの要求がある。この非同
期テストを行うには、全く非同期でクロックを発生する
ことはできないので、非常に多くの位相クロックを発生
させて、そのいずれかの位相クロックにより或は微小に
位相をずらせた位相クロックを順次発生させてそれぞれ
の位相クロックにより非同期テストを行うことになる。

したがって、非同期テストを行うには位相クロックの発
ｌｔ：タイミング数が千近くになるような多数のクロッ
クを発生させることが必要である。これは従来の十数乃
至数十稈に比べて非常に大きな位相レベル（位相数）で
あり、さらに、それをリアルタイムで発生させなければ
ならないために、タイミング発生数に対応してインスト
ラクションメモリのプログラムステップ数を増加させる
か、或は、タイミング切換えの都度インストラクション
メモリのプログラムを書換えることが必要になる。その
結果、パターンプログラム全体のステップ数が増加し、
検査速度が低下する。

この発明は、このような従来技術の問題点を解決するも
のであって、パターンプログラムのステップ数をほとん
ど増加させることなく、多数の位相を持つタイミング信
号をリアルタイムで発生することができるＩＣテスター
を提供することを目的とする。

［課題を解決するための手段］ このような目的を達成するためのこの発明のＩＣテスタ
ーにおける構成は、レジスタと、このレジスタの値と外
部から与えられた値との間で算術演算をする算術論理回
路とを備えていて、タイミング発生器が種々のタイミン
グデータを記憶したタイミングデータメモリを有してい
る。そして、パターン発生器にタイミングデータメモリ
をアクセスするためのアクセス情報と選択情報とを記憶
し、アクセス情報を外部から与えられた値として算術演
算論理回路に加え、この算術論理回路により算出された
アクセス情報及びアクセス情報のいずれかが一方を選択
情報により選択し、選択したアクセス情報によりタイミ
ングデータメモリをアクセスして多数のタイミングデー
タの１つを選択するものである。

［作用］ このように、タイミング発生器のメモリをアクセスして
タイミングデータを読出すアクセス情報と選択情報とを
パターン発生器の内部のインストラクションメモリ等に
記憶しておき、アクセス情報を変えずに算術演算して新
しいアクセス情報を生成するとともに、選択情報に従っ
て算術演算した結果得られるアクセス情報と算術演算し
ないアクセス情報のいずれかを選択するようにしている
のでアクセス情報をパターン発生器に多数記憶しなくて
も、種々のアクセス情報を算術演算によりｔｐ成して補
充発生させることができる。

したがって、タイミングデータの発生数に応じてその数
だけパターン発生器にアクセス情報を記憶していなくて
もリアルタイムで必要なアクセス情報が生成でき、それ
に応じて位相クロックをリアルタイムで発生させること
ができる。その結果、パターンプログラム全体のステッ
プ数をはこんど増加させるなくても多くの位相クロック
を発生させることができ、検査速度も低下させないで済
む。

［実施例］ 以下、この発明の一実施例について図面を用いて詐細に
説明する。

第１図は、この発明のＩＣテスターを適用した一実施例
のパターン発生器部分を中心としたブロック図であり、
第２図は、そのパターン発生器のインストラクションメ
モリに記憶されるデータの説明図である。なお、第３園
における構成要素と同等のものは同一の符号で承す。

第１図において、ｌは、パターン発生器であって、その
インストラクションメモリ２の一部には、タイミング切
換えデータ領域３が設けられている。

このタイミング切換えデータ領域３は、第２図に示すよ
うに、タイミング発生Ｄ１３のメモリをアクセスするた
めのアクセス情報領域３ａと算術論理回路（以ドＡＬＵ
）４側の出力を選択するか否かの選択情報を記憶する選
択情報領域３ｂとから構成されている。これら領域に記
憶されたアクセス情報と選択情報とは、インストラクシ
ョンメモリ２からコントローラ１６．パターンメモリ１
７に加えられるデータ等とともに読出される。読出され
たアクセス情報はＡＬＵ４と選択回路５とにレジスタ１
７ａを介して送出され、インストラクションメモリ２か
ら同時に請出された前記のデータの・部（パターン用領
域３ｄに記憶されているデータ）は、パターンメモリ１
７に加えられてそのアドレスをアクセスする。

このアクセスの結果パターンメモリ１７からは、パター
ンデータ等が得られ、それが遅延のために一部レジスタ
フにセントされ、タイミング発生器１３から得られる位
相クロック等とタイミングが合わされた後に従来と同様
にピンエレクトロニクスｔ８に送出される。

選択回路５は、インストラクタ９ンメモリ２から読出さ
れた選択情報をレジスタ１７ａを介して受けて、ＡＬＵ
４の出力か、或はインストラクションメモリ２のアクセ
ス情報か、のいずれか一方を選択し、選択した側の情報
をアクセス情報としてレジスタ６に格納する。

ＡＬＵ４は、インストラクションメモリ２からレジスタ
１７ａを介して送出されたアクセス情報を加算或は減算
値として受けてレジスタ６にセ、ソトされた１つ前のア
クセス情報に対して加算又は減算（算術演算）を行い、
その結果を選択回路５へ送出する。

レジスタ６は、タイミング発生器１３のタイミング設定
メモリ８のアドレス信号端子（Ａ　Ｉ’）　Ｒ）に、記
憶されているデータ（アクセス情報）を送出し、かつ、
それをＡｌＯ２の加算される側の入力にも加える。

タイミング発生器１３は、ここでは、ＤＵＴＩ９のピン
対応に設けられたタイミング発生回路ブロック１３　ａ
、　　１３　ｂ＋　　・・・から構成されていて、タイ
ミング発生回路ブロック１３　ａｌ　　１３　ｂ−・・
・のうちから選択されたタイミング発生回路ブロックか
らＤＵＴｉ９のピン対応に位相クロックがｉＢ力されて
それがピンエレクトロニクス１８に供給される。

各タイミング発生回路ブロックは、タイミング設定メモ
リ８（この発明のタイミングデータメモリの具体例とし
て）とタイミング発生回路９等で構成され、それぞれの
タイミング設定メモリ８のアドレス信号端子（Ａ　Ｄ　
Ｒ＞は、レジスタ６の出力に接続されていてる。ここで
、タイミング発生回路９は、カウンタとレート信号発生
回路（又はテスト周期信号発生回路、図示せず）、基準
クロソク発生回路等を内蔵していて、タイミング設定メ
モリ８から読出されたタイミングデータを前記のカウン
タに格納してレート信号発生回路（又はテスト周期信号
発生回路）から得られるレート信号を基準としてこのカ
ウンタにセントされたカウント値（タイミングデータの
値）まで基準クロックをカウントし、このカウントが終
ｒした時点で４１′Ｌ相クロツクを発生する。

第２図は、インストラクションメモリ２のデータの記憶
状態を示すものであって、選択情報記憶領域３ｂに記憶
された選択情報としてのフラグが“０”のときには、そ
れに対応するアクセス情報領域３ａのアクセス情報はタ
イミング設定メモリ８をアクセスするアドレス情報とな
っている。また、選択情報領域３ｂのフラグが“１”の
ときには、それに対応するアクセス情報領域３ａのアク
セス情報はＡｌＯ２において加算或は減算する数値とな
っている。

次に、その全体的な動作についてこの第２図に従って説
明する。

プログラムカウンタ１５が更新されてインストラクショ
ンメモリ２のアドレスＡｉがアクセスされたときには、
アクセス情報領域３ａのアドレス情報“５″が読出され
、このとき、選択情報領域３ｂのフラグ（選択情報）は
“０”となっているので、選択回路５はインストラクシ
ョンメモリ２の出力を選択し、アドレス情報“５”がレ
ジスタ６にセントされる。これによりタイミング設定メ
モリ８の５番地がアクセスされて５番地に記憶されてい
るタイミングデータがタイミング発生回路９に加えられ
る。その結果、タイミング発生回路９からこのタイミン
グデータにより設定されたタイミングで位相クロックが
発生し、それがピンエレクトロニクス１８に出力される
。

次に、プログラムカウンタ１５がインクリメントされて
、インストラクションメモリ２のアドレスＡＩ＋ｌがア
クセスされると、選択情報領域３ｂのフラグが“１”と
なっているので、選択回路５がＡｌＯ４側に切換えられ
て、選択回路５がＡｌＯ２の出力を選択する。このとき
ＡｌＯ２には、レジスタ６から１つ＋ｉｉＪのアドレス
情報“５″が供給されているので、これに他方の人力か
ら加えられているアドレスＡｉ”ｌ　のアクセス情報“
＋１″により“１”が加算されて、結果として“６”の
アドレス情報がレジスタ６に格納される。そこで、タイ
ミング設定メモリ８の６番地がアクセスされ、６番地に
記憶されているタイミングデータがタイミング発生回路
９に加えられる。

このときに、アドレス信号端子　のインストラクション
メモリ２のシーケンス用の情報領Ｍ３ｅには、１０回こ
のアドレスＡＩ＋ｌをアクセスする制御情ＰｉＩ（リビ
ー）１０回）が記憶されている。そこで、このアドレス
が１０回続けてアクセスされ、前記の“＋１”加算が１
０回行われる。その結果、これによりタイミング設定メ
モリ８の番地が６番地から７番地、８番地、９番地、１
０番地、１１番地、１２番地、１３番地、１４番地、１
５番地と１０ステップ分アクセスされる。

このようにして１０ステップ分のアドレス情報が同じ番
地のアドレス信号端子をアクセスすることにより発生さ
せることができる。その結果、アクセスされたアドレス
に記憶されたそれぞれのタイミングデータにより設定さ
れる位相の位相クロ、ソクがリアルタイムに得られる。

次に、プログラムカウンタ１５がインクリメントされて
、インストラクションメモリ２のアドレスＡ１＋２がア
クセスされることになるが、このときにもフラグが“１
″となっていて、シーケンス用の情報領域３Ｃに１０回
アドレスＡ１＋２をアクセスする制御情報（リビー）１
０回）が記憶されているので、前記と同様に選択回路５
はＡＬＵ４の出力を選択したままとなり、このアドレス
が１０回続けてアクセスされる。しかし、今度のアクセ
ス情報は“−１”となっているので、ＡＬＵ４でレジス
タ６の値“１５”を“１”だけ減算する処理が行われ、
前記とは逆に、タイミング設定メモリ８の番地がｔ５番
地から１４番地に移り、１４番番地上３番地、１２番地
、ｔｉ番地、１０番地、９番地、８番地、７番地、６番
地、５番地と１０ステノブ分のアドレス情報を同じ番地
であるのアドレスＡ１＋２をアクセスすることで発生さ
せることができ、それぞれのタイミングデータにより設
定される位相の位相クロックでリアルタイムタイミング
発生器１３から出力される。

以上のようにすることで、従来では、２１ステツプかか
るインストラクションメモリのパターンプログラムを３
ステツプで済ませることができる。

以上説明してきたが、実施例では、ＡＬＵの演算値をセ
ットするレジスタは、１つ前にタイミング設定メモリを
アクセスしたアドレス情報となっているが、これは、ア
ドレス情報のレジスタにＡＬＵの結果をセットしている
からであって、ＡＬＵの結果を記憶するレジスタを先の
アドレス情報を記憶するレジスタとは別に設ければ、タ
イミング設定メモリのアドレスのアクセスは、１つ前に
アクセスしたアドレス情報に限定されることなく、この
別に設けたレジスタに記憶された値を被加算値として決
定できる。したがって、以前に算出したアドレス情報を
いつでも使用することができる。

□するに、この発明では、算術演算の対象は１つ＋）ｉ
ｆに算出したアドレス情報に限定されるものではない。

［発明の効果コ 以１−．の説明から胛解できるよに、この発明にあって
は、タイミング発生器のメモリをアクセスしてタイミン
グデータを読出すアクセス情報と選択情報とをパターン
発生器の内部のインストラクションメモリ等に記憶して
おき、アクセス情報を変えずに算術演算して新しいアク
セス情報を生成するとともに、選択情報に従って算術演
算した結果得られるアクセス情報と算術演算しないアク
セス情報のいずれかを選択するようにしているのでアク
セス情報をパターン発生器に多数記憶しなくても、種々
のアクセス情報を算術演算により生成して補充発生させ
ることができる。

したがって、タイミングデータの発生数に応じてその数
だけパターン発生器にアクセス情報を記憶していなくて
もリアルタイムで必要なアクセス情報が生成でき、それ
に応じて位相クロックをリアルタイムで発生させること
ができる。その結果、パターンプロゲラ−全体のステノ
ブ数をほとんど増加させるなくても多くの位相クロフク
を発生させることかでき、検査速度も低下させないで済
む。

【図面の簡単な説明】

第１図は、この発明のＩＣテスターを適用した一実施例
のパターン発生器部分を中心としたブロック図、第２図
は、そのパターン発生器のインストラクションメモリに
記憶されるデータの説明図、第３図は、従来のＩＣテス
ターにおけるパターン発生器部分を中心としたブロック
図である。 １．１２・・・パターン発生器． ２．１４・・・インストラクションメモリ、３・・・タ
イミング切換えデータ領域、３ａ・・・アクセス情報領
域、３ｂ・・・選択情報領域、４・・・算出論理回路（
ＡＬＵ）、 ５・・・選択回路、６，７・・・レジスタ、８・・・タ
イミング設定メモリ、９・・・タイミング発生回路、１
０・・・ＣＰＵ、１１・・・インタフェース、１３・・
・タイミング発生Ｌ１５・・・プログラムカウンタ、１
６・・・コントローラ、 １８・・・ピンエレクトロニクス、 １９・・・被検査デバイス（ＣＵＴ）。

Claims (1)

【特許請求の範囲】
1. （１）パターン発生器と、多数のタイミングデータを記
   憶したタイミングデータメモリを有するタイミング発生
   器とを備えるＩＣテスターにおいて、レジスタと、この
   レジスタの値と外部から与えられた値との間で算術演算
   をする算術論理回路とを設け、前記パターン発生器には
   前記タイミングデータメモリをアクセスするためのアク
   セス情報と選択情報とが記憶されていて、前記アクセス
   情報が前記外部から与えられた値として前記算術演算論
   理回路に加えられ、この算術論理回路により算出された
   アクセス情報及び前記アクセス情報のいずれかが一方が
   前記選択情報により選択されて選択されたアクセス情報
   により前記タイミングデータメモリがアクセスされ、前
   記多数のタイミングデータの１つが選択されることを特
   徴とするＩＣテスター。