JPH0367331A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0367331A JPH0367331A JP20300089A JP20300089A JPH0367331A JP H0367331 A JPH0367331 A JP H0367331A JP 20300089 A JP20300089 A JP 20300089A JP 20300089 A JP20300089 A JP 20300089A JP H0367331 A JPH0367331 A JP H0367331A
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- JP
- Japan
- Prior art keywords
- instruction
- microinstruction
- common
- address
- micro
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、マイクロプロセッサに関し、特に、マクロ命
令をマイクロ命令により実行するマイクロプロセッサに
係り、マイクロ命令数の削減を意図したマイクロプロセ
ッサに関する。
令をマイクロ命令により実行するマイクロプロセッサに
係り、マイクロ命令数の削減を意図したマイクロプロセ
ッサに関する。
一般に、マイクロプロセッサは、その基本機能の一部を
マイクロプログラムの形で内蔵するものが多（、マイク
ロプログラムを書換えることにより、アーキテクチャ−
上の変更に柔軟に対応することができる。マイクロプロ
グラムで書かれたファームウェアは、いくつかのマイク
ロ命令の集まりで１つの基本機能を実行するようになっ
ており、本明細書中ではいくつかのマイクロ命令の集ま
りによって実行するマシン命令をマクロ命令という。
マイクロプログラムの形で内蔵するものが多（、マイク
ロプログラムを書換えることにより、アーキテクチャ−
上の変更に柔軟に対応することができる。マイクロプロ
グラムで書かれたファームウェアは、いくつかのマイク
ロ命令の集まりで１つの基本機能を実行するようになっ
ており、本明細書中ではいくつかのマイクロ命令の集ま
りによって実行するマシン命令をマクロ命令という。
従来のマイクロプロセッサとしては、例えば、マイクロ
プロセッサ内に多数のマイクロ命令を記憶する例えばμ
ＲＯＭ （マイクロＲＯＭ）を備え、与えられた命令を
デコードして、該当するマクロ命令のエントリアドレス
を発生し、このエントリアドレスによってμＲＯＭをア
クセスして、マイクロ命令を実行することによってマク
ロ命令を実行するものがある。ｐＲＯＭ内に格納された
マイクロ命令には、次実行順位のマイクロ命令のエント
リアドレス（ネタストアドレス）が書き込まれており、
１つのマイクロ命令をアクセスすることで、他のいくつ
かのマイクロ命令を逐次に読み出すことができ、１つの
マクロ命令を実行できる。
プロセッサ内に多数のマイクロ命令を記憶する例えばμ
ＲＯＭ （マイクロＲＯＭ）を備え、与えられた命令を
デコードして、該当するマクロ命令のエントリアドレス
を発生し、このエントリアドレスによってμＲＯＭをア
クセスして、マイクロ命令を実行することによってマク
ロ命令を実行するものがある。ｐＲＯＭ内に格納された
マイクロ命令には、次実行順位のマイクロ命令のエント
リアドレス（ネタストアドレス）が書き込まれており、
１つのマイクロ命令をアクセスすることで、他のいくつ
かのマイクロ命令を逐次に読み出すことができ、１つの
マクロ命令を実行できる。
例えば、１つのマクロ命令が（イ）〜（ニ）までの４つ
のマイクロ命令からなるとき、まず、デコーダからのエ
ントリアドレスによって（イ）がアクセスされ、次に、
（イ）に書き込まれたネタストアドレスによって（ロ）
がアクセスされ、次に、（ロ）に書き込まれたネタスト
アドレスによって（ハ）がアクセスされ・・・・・・最
後に（ニ）がアクセスされて、１つのマクロ命令の実行
を終了する。
のマイクロ命令からなるとき、まず、デコーダからのエ
ントリアドレスによって（イ）がアクセスされ、次に、
（イ）に書き込まれたネタストアドレスによって（ロ）
がアクセスされ、次に、（ロ）に書き込まれたネタスト
アドレスによって（ハ）がアクセスされ・・・・・・最
後に（ニ）がアクセスされて、１つのマクロ命令の実行
を終了する。
しかしながら、このような従来のマイクロプロセッサに
あっては、デコーダからのマイクロエントリアドレスに
よって最初のマイクロ命令をアクセスし、このマイクロ
命令に続く次順位以下のマイクロ命令のアクセスをμＲ
ＯＭ内に書き込まれたネタストアドレスによって行う構
成となっていたため、各マクロ命令を実現するためのマ
イクロ命令がそのマクロ命令の専用となり、各マクロ命
令に共通のマイクロ命令があったとしても、このマイク
ロ命令を共有化することができなかった。
あっては、デコーダからのマイクロエントリアドレスに
よって最初のマイクロ命令をアクセスし、このマイクロ
命令に続く次順位以下のマイクロ命令のアクセスをμＲ
ＯＭ内に書き込まれたネタストアドレスによって行う構
成となっていたため、各マクロ命令を実現するためのマ
イクロ命令がそのマクロ命令の専用となり、各マクロ命
令に共通のマイクロ命令があったとしても、このマイク
ロ命令を共有化することができなかった。
したがって、例えばｎ個のマイクロ命令がｍ個のマクロ
命令に共通であった場合には、ｎＸ（ｍ−１）個に相当
する同一のマイクロ命令を余分に格納する必要があり、
それだけμＲＯＭの規模を増大させるといった問題点が
あった。
命令に共通であった場合には、ｎＸ（ｍ−１）個に相当
する同一のマイクロ命令を余分に格納する必要があり、
それだけμＲＯＭの規模を増大させるといった問題点が
あった。
そこで、本発明は、各マクロ命令に共通するマイクロ命
令を各マクロ命令で共有することができ、μＲＯＭ内の
マイクロ命令数を削減することを目的としている。
令を各マクロ命令で共有することができ、μＲＯＭ内の
マイクロ命令数を削減することを目的としている。
第１図は本発明に係るマイクロプロセッサの原理ブロッ
ク図である。
ク図である。
第１図において、マイクロプロセッサは、１つのマクロ
命令を複数のマイクロ命令により実行するマイクロプロ
セッサであって、いくつかのマクロ命令は、同一の共通
マイクロ命令を含むマイクロプロセッサにおいて、マク
ロ命令をデコードすると、当該マクロ命令に固有のマイ
クロ命令をエントリする固有マイクロエントリアドレス
を発生するとともに、当該マクロ命令が前記いくつかの
マクロ命令に該当するとき、前記共通マイクロ命令をエ
ントリする共通マイクロエントリアドレスを発生するマ
イクロエントリアドレス発生手段を備えて構成する。
命令を複数のマイクロ命令により実行するマイクロプロ
セッサであって、いくつかのマクロ命令は、同一の共通
マイクロ命令を含むマイクロプロセッサにおいて、マク
ロ命令をデコードすると、当該マクロ命令に固有のマイ
クロ命令をエントリする固有マイクロエントリアドレス
を発生するとともに、当該マクロ命令が前記いくつかの
マクロ命令に該当するとき、前記共通マイクロ命令をエ
ントリする共通マイクロエントリアドレスを発生するマ
イクロエントリアドレス発生手段を備えて構成する。
本発明では、１つのマクロ命令をデコードすると、その
マクロ命令に固有のマイクロエントリアドレスを発生し
、かつ、そのマクロ命令が他のマクロ命令と共通のマイ
クロ命令を含む特定の命令であった場合には、該共通の
マイクロ命令をアクセスするための共通マイクロエント
リアドレスを発生する。
マクロ命令に固有のマイクロエントリアドレスを発生し
、かつ、そのマクロ命令が他のマクロ命令と共通のマイ
クロ命令を含む特定の命令であった場合には、該共通の
マイクロ命令をアクセスするための共通マイクロエント
リアドレスを発生する。
したがって、上記共通のマイクロ命令を予めμＲＯＭ内
の所定位置に格納しておけば、これらの共通マイクロ命
令をいくつかのマクロ命令で共有化でき、同一のマイク
ロ命令を格納することなく、μＲＯＭの規模を削減でき
る。
の所定位置に格納しておけば、これらの共通マイクロ命
令をいくつかのマクロ命令で共有化でき、同一のマイク
ロ命令を格納することなく、μＲＯＭの規模を削減でき
る。
以下、本発明を図面に基づいて説明する。
第２〜８図は本発明に係るマイクロプロセッサの一実施
例を示す図であり、パイプライン制御を行うマイクロプ
ロセッサに適用した例である。
例を示す図であり、パイプライン制御を行うマイクロプ
ロセッサに適用した例である。
まず、構成を説明する。第２図において、マイクロプロ
セッサは、命令キュー１、デコーダ２、パイプライン制
御部３およびマイクロプログラム格納部（例えばμＲＯ
Ｍ）４を含む命令制御部５と、アドレス発生部６、レジ
スタファイル７および演算部８を含む命令実行部９と、
命令アクセス制御部１０およびオペランドアクセス制御
部１１を含むメモリ制御部１２と、バスブロックアクセ
ス監視制御部１３、アドレスモニタリング制御部１４お
よびデータ送受部１５を含むバス制御部１６とを備え、
本発明のポイントであるデコーダ２の具体的な構成は、
第３図に示される。
セッサは、命令キュー１、デコーダ２、パイプライン制
御部３およびマイクロプログラム格納部（例えばμＲＯ
Ｍ）４を含む命令制御部５と、アドレス発生部６、レジ
スタファイル７および演算部８を含む命令実行部９と、
命令アクセス制御部１０およびオペランドアクセス制御
部１１を含むメモリ制御部１２と、バスブロックアクセ
ス監視制御部１３、アドレスモニタリング制御部１４お
よびデータ送受部１５を含むバス制御部１６とを備え、
本発明のポイントであるデコーダ２の具体的な構成は、
第３図に示される。
デコーダ２は、マイクロエントリアドレス発生手段とし
ての機能を有し、その構成は、命令キュー１から取り出
された命令（マクロ命令）の第１オペコードＯＰ、をデ
コードする第１命令デコー１部１７、第２オペコードＯ
Ｐ２をデコードする第２命令デコード部１８、アドレッ
シングフィールドをデコードし、マクロ命令のデコード
位置を示すステージに関して、次のステージを示す次ス
テージ還移要求デコード部を含むアドレッシングデコー
ド部１９、拡張部Ｂをデコードする付加モードデコード
部２０、などの各デコード部１７〜２０を備えるととも
に、これらのデコード部１７〜２０の入・出力タイミイ
グを制御する入力側ラッチ２１〜２６および出力側ラッ
チ２７〜３０を備え、入力側ランチ２１〜２６はデコー
ドシーケンサ３１力）らのステーシイ言分φ。
ての機能を有し、その構成は、命令キュー１から取り出
された命令（マクロ命令）の第１オペコードＯＰ、をデ
コードする第１命令デコー１部１７、第２オペコードＯ
Ｐ２をデコードする第２命令デコード部１８、アドレッ
シングフィールドをデコードし、マクロ命令のデコード
位置を示すステージに関して、次のステージを示す次ス
テージ還移要求デコード部を含むアドレッシングデコー
ド部１９、拡張部Ｂをデコードする付加モードデコード
部２０、などの各デコード部１７〜２０を備えるととも
に、これらのデコード部１７〜２０の入・出力タイミイ
グを制御する入力側ラッチ２１〜２６および出力側ラッ
チ２７〜３０を備え、入力側ランチ２１〜２６はデコー
ドシーケンサ３１力）らのステーシイ言分φ。
に従って動作し、出力側ランチ２７〜３０は、同じくデ
コードシーケンサ３１からのステージ信号φ、に従って
動作する。また、３２は第１命令デコード部１７のデコ
ード結果あるいは第２命令デコード部１８のデコード結
果を選択して第１エントリアドレスをマイクロプログラ
ム格納部４に出力するセレクタ、３３は第２エントリア
ドレス生成回路、３４は終了判定回路で、第２エントリ
アドレス生戒回路３３は、第２命令デコード部１８から
出力される例えば第４図に示す命令タグ（ＴＡＧ）や、
アドレッシングデコード部１９からのアドレッシング情
報（ＡＤＲ３）および命令コード中のサイズ情報（３１
２Ｂ）を受け、各命令に固有の例えば第６図に示す第２
エントリアドレスを生成する。終了判定回路３４は、マ
イクロプログラム格納部４内の一連のマイクロ命令列の
読出し終了に伴って発生する終了指示信号をモニタし、
終了指示信号がアサートされると、セレクタ３２および
第２エントリアドレス生成回路３３を操作して第２エン
トリアドレス又は、次命令の第１エントリアドレスをマ
イクロプログラム格納部４に出力させる。
コードシーケンサ３１からのステージ信号φ、に従って
動作する。また、３２は第１命令デコード部１７のデコ
ード結果あるいは第２命令デコード部１８のデコード結
果を選択して第１エントリアドレスをマイクロプログラ
ム格納部４に出力するセレクタ、３３は第２エントリア
ドレス生成回路、３４は終了判定回路で、第２エントリ
アドレス生戒回路３３は、第２命令デコード部１８から
出力される例えば第４図に示す命令タグ（ＴＡＧ）や、
アドレッシングデコード部１９からのアドレッシング情
報（ＡＤＲ３）および命令コード中のサイズ情報（３１
２Ｂ）を受け、各命令に固有の例えば第６図に示す第２
エントリアドレスを生成する。終了判定回路３４は、マ
イクロプログラム格納部４内の一連のマイクロ命令列の
読出し終了に伴って発生する終了指示信号をモニタし、
終了指示信号がアサートされると、セレクタ３２および
第２エントリアドレス生成回路３３を操作して第２エン
トリアドレス又は、次命令の第１エントリアドレスをマ
イクロプログラム格納部４に出力させる。
ここで、命令キュー１から取り出される命令のフォーマ
ットは、その命令コードが１６ビツトを基本長（ハーフ
ワード：ＨＷ）とし、最大３つの基本部および基本部が
指定したモードに応じて追加される拡張部からなり、拡
張部はイミディエート、ディスプレースメントあるいは
付加モードである。
ットは、その命令コードが１６ビツトを基本長（ハーフ
ワード：ＨＷ）とし、最大３つの基本部および基本部が
指定したモードに応じて追加される拡張部からなり、拡
張部はイミディエート、ディスプレースメントあるいは
付加モードである。
第７図は命令フォーマットを具体的に示す図で、第７図
（ａ）〜（Ｃ）の−船形と、第７図（ｄ）〜Ｄ）の短縮
形とに分けられる。なお、図中ＯＰ、０Ｐ１１０Ｐ２は
オペコード部、Ｓはオペランドサイズ指定部、Ａはオペ
ランド指定部、Ｂは拡張部、Ｒはレジスタ指定部、■は
即値（イミディエート部）、Ｄはディスプレースメント
部を表わしている。第７図（ａ）は、ｌオペランド（第
１オペランド部０ＰＩ）形の可変長命令で、拡張部Ｂは
１６ビツトｘｎ （ｎはＯを含む整数）の長さで可変長
である。第７図（ｂ）は２オペランド（第１オペランド
ＯＰ１と第２オペランド０Ｐ２）形の可変長命令で、同
様にして拡張部Ｂは１６ビフト×ｎの長さで可変長であ
る。第７図（Ｃ）は、拡張オペランド形の可変長命令で
、イ逅デイエート部Ｉおよびディスプレースメント部り
を含む。
（ａ）〜（Ｃ）の−船形と、第７図（ｄ）〜Ｄ）の短縮
形とに分けられる。なお、図中ＯＰ、０Ｐ１１０Ｐ２は
オペコード部、Ｓはオペランドサイズ指定部、Ａはオペ
ランド指定部、Ｂは拡張部、Ｒはレジスタ指定部、■は
即値（イミディエート部）、Ｄはディスプレースメント
部を表わしている。第７図（ａ）は、ｌオペランド（第
１オペランド部０ＰＩ）形の可変長命令で、拡張部Ｂは
１６ビツトｘｎ （ｎはＯを含む整数）の長さで可変長
である。第７図（ｂ）は２オペランド（第１オペランド
ＯＰ１と第２オペランド０Ｐ２）形の可変長命令で、同
様にして拡張部Ｂは１６ビフト×ｎの長さで可変長であ
る。第７図（Ｃ）は、拡張オペランド形の可変長命令で
、イ逅デイエート部Ｉおよびディスプレースメント部り
を含む。
第７図（ｄ）（ｅ）は各々メモリ・レジスタ間の可変長
命令、第７図（ｒ）はレジスタ・レジスタ間の命令〈例
えば１６ビツト固定長）である。
命令、第７図（ｒ）はレジスタ・レジスタ間の命令〈例
えば１６ビツト固定長）である。
第４図は、共通のマイクロ命令を含むいくつかの命令を
具体的に示すコード表で、コブロセソサ命令（ＣＯＰ）
に関するものである。第４図に示した命令種は、特に、
起動直後に実行される数サイクル分のマイクロ命令が他
の命令と共通命令である。本実施例では、これらの命令
種を各命令デコード部１７〜２０でデコードすると、２
つのエントリアドレスを発生するようにしている。すな
わち、デコード部１７〜２０で命令をデコードした結果
、その命令が、第４図に示す何れかの（マクロ）命令で
あるときには、まず第５図に従ってデコードされた第１
エントリアドレスを出力し、このアドレスで指定された
共通マイクロ命令が実行されたあと、第２エントリアド
レスを出力して、その（マクロ）命令に固有のマイクロ
命令を実行する。
具体的に示すコード表で、コブロセソサ命令（ＣＯＰ）
に関するものである。第４図に示した命令種は、特に、
起動直後に実行される数サイクル分のマイクロ命令が他
の命令と共通命令である。本実施例では、これらの命令
種を各命令デコード部１７〜２０でデコードすると、２
つのエントリアドレスを発生するようにしている。すな
わち、デコード部１７〜２０で命令をデコードした結果
、その命令が、第４図に示す何れかの（マクロ）命令で
あるときには、まず第５図に従ってデコードされた第１
エントリアドレスを出力し、このアドレスで指定された
共通マイクロ命令が実行されたあと、第２エントリアド
レスを出力して、その（マクロ）命令に固有のマイクロ
命令を実行する。
第８図は本実施例のマイクロプロセッサの動作を示す図
である。第８図において、ＤＣはデコードステージ、Ａ
Ｃはアドレス計算ステージ、Ｍｌはマイクロ読出しステ
ージ、ＯＢは演算ステージ、ＯＷは結果の書込ステージ
であり、各ステージはパイプライン処理される。
である。第８図において、ＤＣはデコードステージ、Ａ
Ｃはアドレス計算ステージ、Ｍｌはマイクロ読出しステ
ージ、ＯＢは演算ステージ、ＯＷは結果の書込ステージ
であり、各ステージはパイプライン処理される。
処理は次のようにして行われる。まず、ＤＣで命令キュ
ー１からの命令を各デコーダに取込み（ａ）（ｂ） 、
ＡＣで各デコーダのデコード結果のうちＴＡＧやＡＤＲ
３などを第２エントリアドレス生戒回路３３に入力しく
ｃ）（ｄ） 、ＭＩＩＯでデコード結果の第１エントリ
アドレスをアドレスバス３５に出力する（ｅ）。これに
より、マイクロプログラム格納部４の共通マイクロ命令
がエントリされ、命令実行部９に転送される。そして、
ネタストアドレスがマイクロプログラム格納部４からア
ドレスバス３５に読み出されてこのネクストアドレスに
従って次順位の共通マイクロ命令がマイクロプログラム
格納部４から読み出される。全ての共通マイクロ命令の
読出しを完了すると、終了指示（ｈ）がアサートされる
。このアサートに従って第４図に示す命令を実行してい
た場合には、Ｍｒ２０で、第２エントリアドレス生戒回
路３３からの第２エントリアドレスをアドレスバス３５
に出力し、この第２エントリアドレスにより、そのとき
の命令（ＤＣでデコードした命令）に固有のマイクロ命
令がマイクロプログラム格納部４から読み出され、命令
実行部９に転送される。以降、マイクロプログラム格納
部４からのネタストアドレスに従って固有のマイクロ命
令が命令実行部９に転送され、実行される。
ー１からの命令を各デコーダに取込み（ａ）（ｂ） 、
ＡＣで各デコーダのデコード結果のうちＴＡＧやＡＤＲ
３などを第２エントリアドレス生戒回路３３に入力しく
ｃ）（ｄ） 、ＭＩＩＯでデコード結果の第１エントリ
アドレスをアドレスバス３５に出力する（ｅ）。これに
より、マイクロプログラム格納部４の共通マイクロ命令
がエントリされ、命令実行部９に転送される。そして、
ネタストアドレスがマイクロプログラム格納部４からア
ドレスバス３５に読み出されてこのネクストアドレスに
従って次順位の共通マイクロ命令がマイクロプログラム
格納部４から読み出される。全ての共通マイクロ命令の
読出しを完了すると、終了指示（ｈ）がアサートされる
。このアサートに従って第４図に示す命令を実行してい
た場合には、Ｍｒ２０で、第２エントリアドレス生戒回
路３３からの第２エントリアドレスをアドレスバス３５
に出力し、この第２エントリアドレスにより、そのとき
の命令（ＤＣでデコードした命令）に固有のマイクロ命
令がマイクロプログラム格納部４から読み出され、命令
実行部９に転送される。以降、マイクロプログラム格納
部４からのネタストアドレスに従って固有のマイクロ命
令が命令実行部９に転送され、実行される。
このように、本実施例では、ＤＣで１つの（マクロ）命
令をデコードしたときに、その命令が第４図に示した命
令の何れかの命令であるとき、共通マイクロ命令のエン
トリアドレス（第１エントリアドレス）を発生し、その
後、共通マイクロ命令の終了に伴ってその（マクロ）命
令固有のエントリアドレス（第２エントリアドレス）を
発生するようにしたので、マイクロプログラム格納部４
内に格納する多数のマイクロ命令のうち、いくつかのマ
クロ命令に共通するマイクロ命令を、各マクロ命令で共
有することができ、したがって、同じマイクロ命令を重
複してマイクロプログラム格納部４に記憶する必要がな
くなり、マイクロプログラム格納部４内のマイクロ命令
数を削減することができる。
令をデコードしたときに、その命令が第４図に示した命
令の何れかの命令であるとき、共通マイクロ命令のエン
トリアドレス（第１エントリアドレス）を発生し、その
後、共通マイクロ命令の終了に伴ってその（マクロ）命
令固有のエントリアドレス（第２エントリアドレス）を
発生するようにしたので、マイクロプログラム格納部４
内に格納する多数のマイクロ命令のうち、いくつかのマ
クロ命令に共通するマイクロ命令を、各マクロ命令で共
有することができ、したがって、同じマイクロ命令を重
複してマイクロプログラム格納部４に記憶する必要がな
くなり、マイクロプログラム格納部４内のマイクロ命令
数を削減することができる。
本発明によれば、各マクロ命令に共通するマイクロ命令
を各マクロ命令で共有することができ、μＲＯＭ内のマ
イクロ命令数を削減することができる。
を各マクロ命令で共有することができ、μＲＯＭ内のマ
イクロ命令数を削減することができる。
第１図は本発明の原理ブロック図、
第２〜８図は本発明に係るマイクロプロセンサの一実施
例を示す図であり、 第２図はその全体の構成図、 第３図はそのデコーダの構成図、 第４図はその起動直後の数サイクルが共通の命令を示す
図、 第５図はその第１エントリアドレス生戒のためのデコー
ドフォーマットを示す図、 第６図はその第２エントリアドレスを示す図、第７図は
その命令フォーマントを示す図、第８図はその処理動作
を説明するタイミングチャートである。 ２・・・・・・デコーダ（マイクロエントリアドレス発
生手段）。 第２エントリアドレスを示す図 第６図
例を示す図であり、 第２図はその全体の構成図、 第３図はそのデコーダの構成図、 第４図はその起動直後の数サイクルが共通の命令を示す
図、 第５図はその第１エントリアドレス生戒のためのデコー
ドフォーマットを示す図、 第６図はその第２エントリアドレスを示す図、第７図は
その命令フォーマントを示す図、第８図はその処理動作
を説明するタイミングチャートである。 ２・・・・・・デコーダ（マイクロエントリアドレス発
生手段）。 第２エントリアドレスを示す図 第６図
Claims (1)
- 【特許請求の範囲】 １つのマクロ命令を複数のマイクロ命令により実行する
マイクロプロセッサであって、いくつかのマクロ命令は
、同一の共通マイクロ命令を含むマイクロプロセッサに
おいて、 マクロ命令をデコードすると、当該マクロ命令に固有の
マイクロ命令をエントリする固有マイクロエントリアド
レスを発生するとともに、 当該マクロ命令が前記いくつかのマクロ命令に該当する
とき、前記共通マイクロ命令をエントリする共通マイク
ロエントリアドレスを発生するマイクロエントリアドレ
ス発生手段を備えることを特徴とするマイクロプロセッ
サ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20300089A JPH0367331A (ja) | 1989-08-04 | 1989-08-04 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20300089A JPH0367331A (ja) | 1989-08-04 | 1989-08-04 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0367331A true JPH0367331A (ja) | 1991-03-22 |
Family
ID=16466670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20300089A Pending JPH0367331A (ja) | 1989-08-04 | 1989-08-04 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0367331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013137298A (ja) * | 2011-11-29 | 2013-07-11 | Rigaku Corp | Ｘ線分析装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225451A (ja) * | 1983-06-03 | 1984-12-18 | Nec Corp | マイクロプログラム制御装置 |
-
1989
- 1989-08-04 JP JP20300089A patent/JPH0367331A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225451A (ja) * | 1983-06-03 | 1984-12-18 | Nec Corp | マイクロプログラム制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013137298A (ja) * | 2011-11-29 | 2013-07-11 | Rigaku Corp | Ｘ線分析装置 |
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