JPH0367345B2 - - Google Patents
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- JPH0367345B2 JPH0367345B2 JP59128919A JP12891984A JPH0367345B2 JP H0367345 B2 JPH0367345 B2 JP H0367345B2 JP 59128919 A JP59128919 A JP 59128919A JP 12891984 A JP12891984 A JP 12891984A JP H0367345 B2 JPH0367345 B2 JP H0367345B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- seal ring
- group
- ring pattern
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はマルチチツプパツケージにおいて、搭
載・実装されたチツプ部品とＩ／Ｏリードとの配
線を容易に変更し得るマルチチツプパツケージに
関する。
載・実装されたチツプ部品とＩ／Ｏリードとの配
線を容易に変更し得るマルチチツプパツケージに
関する。
［発明の技術的背景とその問題点］
電子機器の小型化、軽量化が進むにつれ、電子
部品の高密度実装化が一段と強く要請されるよう
になつてきている。
部品の高密度実装化が一段と強く要請されるよう
になつてきている。
このような背景のもとで、ハイブリツドICは、
モノリシツクICでは実現が困難な大電力・高電
圧分野や、多品種少量生産あるいは多機能化に好
適するところから、その応用分野は急速に拡大し
てきている。
モノリシツクICでは実現が困難な大電力・高電
圧分野や、多品種少量生産あるいは多機能化に好
適するところから、その応用分野は急速に拡大し
てきている。
第２図はハイブリツドICの一例を斜視的に示
すもので、埋込配線１を多数埋設したセラミツク
多層基板２上に、埋込配線１に導通するボンデイ
ングパツド３ａ〜３ｆ群が形成されている。しか
して、セラミツク多層基板２上に搭載配置した
ICチツプその他のチツプ部品４ａ〜４ｃ群の端
子は、ボンド線５ａ〜５ｆを介して所定（対応す
る）のボンデイングパツド３ａ〜３ｆ群にそれぞ
れ接続されている。
すもので、埋込配線１を多数埋設したセラミツク
多層基板２上に、埋込配線１に導通するボンデイ
ングパツド３ａ〜３ｆ群が形成されている。しか
して、セラミツク多層基板２上に搭載配置した
ICチツプその他のチツプ部品４ａ〜４ｃ群の端
子は、ボンド線５ａ〜５ｆを介して所定（対応す
る）のボンデイングパツド３ａ〜３ｆ群にそれぞ
れ接続されている。
このようなハイブリツドICは、客先ニーズに
応じて開発設計され、試作品を評価して必要な修
正を行ない、所期の機能が発揮されることを確認
した後、製品生産に入るのが一般的であるが、最
近では開発設計から生産までの時間的余裕が少な
いことが多いため、特に少量製品では、試作品の
試作評価と製品の生産とを平行して進行させる必
要を生ずる場合が少なくない。
応じて開発設計され、試作品を評価して必要な修
正を行ない、所期の機能が発揮されることを確認
した後、製品生産に入るのが一般的であるが、最
近では開発設計から生産までの時間的余裕が少な
いことが多いため、特に少量製品では、試作品の
試作評価と製品の生産とを平行して進行させる必
要を生ずる場合が少なくない。
このような場合、ICチツプ４ａ〜４ｃ間、あ
るいはICチツプと入出力回路間の埋込配線１を
追加、削除する必要が生じた際には、従来はセラ
ミツク多層基板２自体を作り直していたが、これ
に要する工数と時間およびパターンマスクや金型
等の開発説経費を節減するため、第３図に示すハ
イブリツドICの変更方法が考えられている。
るいはICチツプと入出力回路間の埋込配線１を
追加、削除する必要が生じた際には、従来はセラ
ミツク多層基板２自体を作り直していたが、これ
に要する工数と時間およびパターンマスクや金型
等の開発説経費を節減するため、第３図に示すハ
イブリツドICの変更方法が考えられている。
即ち、第２図の構成のハイブリツドICを評価
した結果、例えば、ICチツプ４ａと埋込配線１
との導通を解き、代りにICチツプ４ａと４ｂの
端子間を導通させる必要があることが判明した場
合には、第３図に示すように、セラミツク多層基
板２上の配線替えを行なうICチツプ４ａの端子
近傍位置に追加パツド６を取付け、ボンド線５ｂ
の一端をボンデイングバツド３ｂから取外して追
加パツド６上に接続した後、追加パツド６とボン
デイングパツド３ｄの間に追加配線７を配線す
る。
した結果、例えば、ICチツプ４ａと埋込配線１
との導通を解き、代りにICチツプ４ａと４ｂの
端子間を導通させる必要があることが判明した場
合には、第３図に示すように、セラミツク多層基
板２上の配線替えを行なうICチツプ４ａの端子
近傍位置に追加パツド６を取付け、ボンド線５ｂ
の一端をボンデイングバツド３ｂから取外して追
加パツド６上に接続した後、追加パツド６とボン
デイングパツド３ｄの間に追加配線７を配線す
る。
このようにすれば、原設計のセラミツク多層基
板を用いながら、ICチツプ間の接続を容易に変
更することができ、セラミツク多層基板やそれに
取付けたICチツプをそのまま利用することがで
きるので、ロスや時間を大幅に減少させることが
可能となる。
板を用いながら、ICチツプ間の接続を容易に変
更することができ、セラミツク多層基板やそれに
取付けたICチツプをそのまま利用することがで
きるので、ロスや時間を大幅に減少させることが
可能となる。
また、ボンド線と追加配線の接続は追加パツド
を中継して行なわれるので、ボンデイングは確実
に行なわれ、信頼性が低下することはない。
を中継して行なわれるので、ボンデイングは確実
に行なわれ、信頼性が低下することはない。
しかしながら、上述したハイブリツドICの変
更方法には次のような問題がある。
更方法には次のような問題がある。
即ち、埋込配線が例えばCPUモジユールのア
ドレスバスやデータバスのように多数の箇所に接
続される配線である場合に、上述の方法で接続替
えを行なおうとすると、変更箇所が非常に多くな
つてしまい、作業が繁雑になつてしまう。
ドレスバスやデータバスのように多数の箇所に接
続される配線である場合に、上述の方法で接続替
えを行なおうとすると、変更箇所が非常に多くな
つてしまい、作業が繁雑になつてしまう。
またマルチチツプパツケージにおいては、通
常、セラミツク多層基板上に金属キヤツプを固着
してチツプ部品領域を内装した形で気密に封止す
るが、この金属キヤツプの取付け用として基板上
にシールリングパターンが設けられているため、
前記シールリングパターンの外側に存在している
Ｉ／Ｏリード取り付け用Ｉ／Ｏパツドと、内側に
存在しているボンデイングパツドなどの導体パツ
ド間に、上記追加配線を設けることは困難であ
る。
常、セラミツク多層基板上に金属キヤツプを固着
してチツプ部品領域を内装した形で気密に封止す
るが、この金属キヤツプの取付け用として基板上
にシールリングパターンが設けられているため、
前記シールリングパターンの外側に存在している
Ｉ／Ｏリード取り付け用Ｉ／Ｏパツドと、内側に
存在しているボンデイングパツドなどの導体パツ
ド間に、上記追加配線を設けることは困難であ
る。
さらに、追加配線を設け得る基板面の広さが制
約されるため、追加配線にもい限界があり、搭載
するチツプ部品数が増加した場合は事実上対応し
得ないのが実情である。
約されるため、追加配線にもい限界があり、搭載
するチツプ部品数が増加した場合は事実上対応し
得ないのが実情である。
［発明の目的］
本発明は背景技術における上述の如き問題点を
解決すべくなされたもので、ハイブリツドICの
配線変更を更に容易に行なえるようにしたマルチ
チツプパツケージを提供することを目的とするも
のである。
解決すべくなされたもので、ハイブリツドICの
配線変更を更に容易に行なえるようにしたマルチ
チツプパツケージを提供することを目的とするも
のである。
［発明の概要］
本発明のマルチチツプパツケージは、埋込配線
を配設した基板と、前記基板上に搭載された複数
個のチツプ部品と、前記各チツプ部品近傍の基板
面に形設された上記埋込配線に導通する第１のボ
ンデイングパツド群と、前記第１のボンデイング
パツド群およびチツプ部品群を囲んで基板面に形
設されたシールリングパターンと、前記チツプ部
品およびこれに対応する第１のボンデイングパツ
ド間を連結するボンド線と、前記シールリングパ
ターン上に開口端面が封着されたキヤツプとを具
備して成るマルチチツプパツケージにおいて、 前記埋込配線はシールリングパターンの内側位
置でかつ、シーリングパターンの近傍に第１のボ
ンデイングパツド群との間に非導通部を形成し、
この非導通部の両側において基板上にそれぞれ形
設された第２のボンデイングパツド群にそれぞれ
に連結し、第２のボンデイングパツド間が電気的
に接続された構成を成していることを特徴とす
る。
を配設した基板と、前記基板上に搭載された複数
個のチツプ部品と、前記各チツプ部品近傍の基板
面に形設された上記埋込配線に導通する第１のボ
ンデイングパツド群と、前記第１のボンデイング
パツド群およびチツプ部品群を囲んで基板面に形
設されたシールリングパターンと、前記チツプ部
品およびこれに対応する第１のボンデイングパツ
ド間を連結するボンド線と、前記シールリングパ
ターン上に開口端面が封着されたキヤツプとを具
備して成るマルチチツプパツケージにおいて、 前記埋込配線はシールリングパターンの内側位
置でかつ、シーリングパターンの近傍に第１のボ
ンデイングパツド群との間に非導通部を形成し、
この非導通部の両側において基板上にそれぞれ形
設された第２のボンデイングパツド群にそれぞれ
に連結し、第２のボンデイングパツド間が電気的
に接続された構成を成していることを特徴とす
る。
［発明の実施例］
次に、第１図ａおよびｂを参照して本発明の実
施例を説明する。
施例を説明する。
第１図ａは本発明に係るマルチチツプパツケー
ジの要部構成例を断面的に、また第１図ｂは同じ
く本発明に係るマルチチツプパツケージの要部構
成例においてキヤツプ封止前の状態を示す平面図
である。
ジの要部構成例を断面的に、また第１図ｂは同じ
く本発明に係るマルチチツプパツケージの要部構
成例においてキヤツプ封止前の状態を示す平面図
である。
同図において、セラミツク多層基板１０内には
多数の埋込配線１１（Do0〜Do7、So1〜So3な
ど）が埋設されている。この埋込配線１１（Do0
〜Do7、So1〜So3など）には、その用途に応じて
多くの種類があるが、これがデータバスであると
すると、その一端は基板の周縁部に設けたＩ／Ｏ
パツド１２を介してＩ／Ｏリード１３に連結され
ている。１４はＩ／Ｏパツド１２とＩ／Ｏリード
１３を接続する銀ろう層を示す。
多数の埋込配線１１（Do0〜Do7、So1〜So3な
ど）が埋設されている。この埋込配線１１（Do0
〜Do7、So1〜So3など）には、その用途に応じて
多くの種類があるが、これがデータバスであると
すると、その一端は基板の周縁部に設けたＩ／Ｏ
パツド１２を介してＩ／Ｏリード１３に連結され
ている。１４はＩ／Ｏパツド１２とＩ／Ｏリード
１３を接続する銀ろう層を示す。
セラミツク多層基板１０の表面上に設けた接地
または電源電位のダイパツド１５上には、ハンダ
または導電性接着剤１６を介してICチツプその
他のチツプ部品１７が固着されている。また、基
板１０上にはその周縁部よりやや内側にシールリ
ングパターン１８が枠状に形成されており、金属
キヤツプ１９の下端はハンダ層２０によりシール
リングパターン１８に気密に接続されている。
または電源電位のダイパツド１５上には、ハンダ
または導電性接着剤１６を介してICチツプその
他のチツプ部品１７が固着されている。また、基
板１０上にはその周縁部よりやや内側にシールリ
ングパターン１８が枠状に形成されており、金属
キヤツプ１９の下端はハンダ層２０によりシール
リングパターン１８に気密に接続されている。
前記埋込配線１１（Do0〜Do7、So1〜So3な
ど）は、シールリングパターン１８よりやや内側
位置でかつ、後述する第１のボンデイングパツド
群２３との間にて分断されて非導通部２１を形成
している。この非導通部の両側におけるＩ／Ｏリ
ード１３側配線１１ａと、チツプ部品１７側配線
１１ｂはそれぞれ基板１０上に配設した第２のボ
ンデイングパツド２２ａ，２２ｂ群に接続されて
入る。また、配線１１ｂは適所に配置した第１の
ボンデイングパツド２３群に接続されている。
ど）は、シールリングパターン１８よりやや内側
位置でかつ、後述する第１のボンデイングパツド
群２３との間にて分断されて非導通部２１を形成
している。この非導通部の両側におけるＩ／Ｏリ
ード１３側配線１１ａと、チツプ部品１７側配線
１１ｂはそれぞれ基板１０上に配設した第２のボ
ンデイングパツド２２ａ，２２ｂ群に接続されて
入る。また、配線１１ｂは適所に配置した第１の
ボンデイングパツド２３群に接続されている。
この第１のボンデイングパツド２３群とチツプ
部品１７の端子の間、および第２のボンデイング
パツド２２ａと２２ｂ群の間はそれぞれボンド線
２４，２５でボンデイングされている。しかし
て、前記第２ボンデイングパツド２２ａ，２２ｂ
群間は、機能評価テストで誤配線などが確認され
た場合、適宜切離し接続し代え得るようになつて
いる。つまり、チツプ部品１７側配線１１ｂを
Ｉ／Ｏリード１３とは異なるＩ／Ｏリードに接続
することが適当と判断されたような場合には、ボ
ンデイングパツド２２ａ，２２ｂ間のボンド線２
４を取外し、他のＩ／Ｏリードに連なるボンデイ
ングパツドとボンデイングパツド２２ｂとの間を
ボンド線または追加配線で接続すればよい。
部品１７の端子の間、および第２のボンデイング
パツド２２ａと２２ｂ群の間はそれぞれボンド線
２４，２５でボンデイングされている。しかし
て、前記第２ボンデイングパツド２２ａ，２２ｂ
群間は、機能評価テストで誤配線などが確認され
た場合、適宜切離し接続し代え得るようになつて
いる。つまり、チツプ部品１７側配線１１ｂを
Ｉ／Ｏリード１３とは異なるＩ／Ｏリードに接続
することが適当と判断されたような場合には、ボ
ンデイングパツド２２ａ，２２ｂ間のボンド線２
４を取外し、他のＩ／Ｏリードに連なるボンデイ
ングパツドとボンデイングパツド２２ｂとの間を
ボンド線または追加配線で接続すればよい。
この点において、、第１図ｂを参照してさらに
詳述すると、たとえばデータバスDo0〜Do7にお
いて、Do0とDO1の配線を入れ代える必要がある
場合、前記第２のボンデイングパツド２２ａ，２
２ｂ間のボンデイングワイヤ２４を外したとえば
クロスさせた形でボンデイングすることによつ
て、配線を入れ代えを達成し得る。
詳述すると、たとえばデータバスDo0〜Do7にお
いて、Do0とDO1の配線を入れ代える必要がある
場合、前記第２のボンデイングパツド２２ａ，２
２ｂ間のボンデイングワイヤ２４を外したとえば
クロスさせた形でボンデイングすることによつ
て、配線を入れ代えを達成し得る。
一方、通常の信号機So1〜So3において、たと
えばSo1が電源もしくはグランドベタパターン２
６とシヨート（短絡）している場合、シヨート箇
所の見つけだしが困難で、仮に見つけだしたとし
ても、その領域面上にチツプ部品１７用のダイパ
ツド１５があると切り開くことができないため、
実質的にシヨート箇所の修理は不可能なのが実情
である。しかも、前記チツプ部品１７用のダイパ
ツド１５が占める部分は、比較的広いのでこうし
た問題の起る確率も高い。さらに、前記So1をグ
ランドベタパターン２６から切り離す必要がある
とき、前記第２のボンデイングパツド２２ａ，２
２ｂ間のボンデイングワイヤ２４を切り離すこと
によつて容易に対応し得る。なお、ハイブリツド
IC用の多層配線基板は、シールド効果および耐
誘導ノイズ性などの向上を図るため、グランドパ
ターンおよび電源のベタ層２６を含む多層構造を
採つている場合が多く、シーリング内側になる
程、層間シヨートの発生確率も高い。
えばSo1が電源もしくはグランドベタパターン２
６とシヨート（短絡）している場合、シヨート箇
所の見つけだしが困難で、仮に見つけだしたとし
ても、その領域面上にチツプ部品１７用のダイパ
ツド１５があると切り開くことができないため、
実質的にシヨート箇所の修理は不可能なのが実情
である。しかも、前記チツプ部品１７用のダイパ
ツド１５が占める部分は、比較的広いのでこうし
た問題の起る確率も高い。さらに、前記So1をグ
ランドベタパターン２６から切り離す必要がある
とき、前記第２のボンデイングパツド２２ａ，２
２ｂ間のボンデイングワイヤ２４を切り離すこと
によつて容易に対応し得る。なお、ハイブリツド
IC用の多層配線基板は、シールド効果および耐
誘導ノイズ性などの向上を図るため、グランドパ
ターンおよび電源のベタ層２６を含む多層構造を
採つている場合が多く、シーリング内側になる
程、層間シヨートの発生確率も高い。
［発明の効果］
上述の如く本発明のマルチチツプパツケージで
は基板内に埋込配線されたパターン配線の途中を
分断し、この分断点の両側の埋込配線端部にそれ
ぞれボンデイングパツドを設けたものであるか
ら、これらのボンデイングパツド間を接続替えす
ることにより、チツプ部品側配線に連なる回路素
子を一括して接続替えすることができる。
は基板内に埋込配線されたパターン配線の途中を
分断し、この分断点の両側の埋込配線端部にそれ
ぞれボンデイングパツドを設けたものであるか
ら、これらのボンデイングパツド間を接続替えす
ることにより、チツプ部品側配線に連なる回路素
子を一括して接続替えすることができる。
また、分断点接続用のボンデイングパツド２２
ａ，２２ｂはシールリングパターン１８の内側近
傍に設けられているので、ボンド線や追加配線を
シールリングパターンをまたいで配設する必要が
なく、金属キヤツプ内の気密性を低下させるよう
なことはない。
ａ，２２ｂはシールリングパターン１８の内側近
傍に設けられているので、ボンド線や追加配線を
シールリングパターンをまたいで配設する必要が
なく、金属キヤツプ内の気密性を低下させるよう
なことはない。
第１図ａは本発明に係るマルチチツプパツケー
ジの要部構成例の断面図、第１図ｂは同じく本発
明に係るマルチチツプパツケージの要部構成例に
おいてキヤツプ封止前の状態を示す平面図、第２
図および第３図は従来のマルチチツプパツケージ
の要部構成を示す斜視図である。 １，１１……埋込配線、２，１０……セラミツ
ク多層基板、３ａ〜３ｆ，２２ａ，２２ｂ，２３
……ボンデイングパツド、４ａ〜４ｃ，１７……
チツプ部品、５ａ〜５ｆ，２４，２５……ボンド
線、６……追加パツド、７……追加配線、１２…
…Ｉ／Ｏパツド、１３……Ｉ／Ｏリード、１５…
…ダイパツド、１８……シールリングパターン、
１９……金属キヤツプ、２１……非導通部。
ジの要部構成例の断面図、第１図ｂは同じく本発
明に係るマルチチツプパツケージの要部構成例に
おいてキヤツプ封止前の状態を示す平面図、第２
図および第３図は従来のマルチチツプパツケージ
の要部構成を示す斜視図である。 １，１１……埋込配線、２，１０……セラミツ
ク多層基板、３ａ〜３ｆ，２２ａ，２２ｂ，２３
……ボンデイングパツド、４ａ〜４ｃ，１７……
チツプ部品、５ａ〜５ｆ，２４，２５……ボンド
線、６……追加パツド、７……追加配線、１２…
…Ｉ／Ｏパツド、１３……Ｉ／Ｏリード、１５…
…ダイパツド、１８……シールリングパターン、
１９……金属キヤツプ、２１……非導通部。
Claims (1)
- 【特許請求の範囲】 １ 埋込配線を配設した基板と、前記基板上に搭
載された複数個のチツプ部品と、前記各チツプ部
品近傍の基板面に形設され上記埋込配線に導通す
る第１のボンデイングパツド群と、前記第１のボ
ンデイングパツド群およびチツプ部品群を囲んで
基板面に形設されたシールリングパターンと、前
記チツプ部品およびこれに対応する第１のボンデ
イングパツド間を連結するボンド線と、前記シー
ルリングパターン上に開口端面がを封着されたキ
ヤツプと、前記キヤツプの外周辺に形設された
Ｉ／Ｏリードとを具備して成るマルチチツプパツ
ケージにおいて、 前記埋込配線はシールリングパターンの内側位
置でかつ、シールリングパターン近傍の表面に導
出された第１のボンデイングパツド群との間に非
導通部を形成し、この非導通部の両側において基
板上にそれぞれ形設された第２のボンデイングパ
ツド群にそれぞれに連結し、第２のボンデイング
パツド間が電気的に接続された構成を成している
ことを特徴とするマルチチツプパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128919A JPS617657A (ja) | 1984-06-22 | 1984-06-22 | マルチチツプパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128919A JPS617657A (ja) | 1984-06-22 | 1984-06-22 | マルチチツプパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617657A JPS617657A (ja) | 1986-01-14 |
| JPH0367345B2 true JPH0367345B2 (ja) | 1991-10-22 |
Family
ID=14996614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128919A Granted JPS617657A (ja) | 1984-06-22 | 1984-06-22 | マルチチツプパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617657A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179135A (ja) * | 1986-01-31 | 1987-08-06 | Mitsubishi Electric Corp | マイクロ波装置モジユ−ル |
| JPH03211757A (ja) * | 1989-12-21 | 1991-09-17 | General Electric Co <Ge> | 気密封じの物体 |
| JP2772739B2 (ja) * | 1991-06-20 | 1998-07-09 | いわき電子株式会社 | リードレスパッケージの外部電極構造及びその製造方法 |
| US5155577A (en) * | 1991-01-07 | 1992-10-13 | International Business Machines Corporation | Integrated circuit carriers and a method for making engineering changes in said carriers |
| EP0547807A3 (en) * | 1991-12-16 | 1993-09-22 | General Electric Company | Packaged electronic system |
-
1984
- 1984-06-22 JP JP59128919A patent/JPS617657A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617657A (ja) | 1986-01-14 |
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Legal Events
| Date | Code | Title | Description |
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