JPH01194035A - 情報処理装置のアドレスパリティチェック方式 - Google Patents
情報処理装置のアドレスパリティチェック方式Info
- Publication number
- JPH01194035A JPH01194035A JP63019046A JP1904688A JPH01194035A JP H01194035 A JPH01194035 A JP H01194035A JP 63019046 A JP63019046 A JP 63019046A JP 1904688 A JP1904688 A JP 1904688A JP H01194035 A JPH01194035 A JP H01194035A
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- Japan
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- address data
- parity
- selector
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、複数のアドレスデータのいずれか一つを選
択するアドレスセレクタと、このアドレスセレクタによ
って選択されたアドレスデータを取込んで処理する制御
記憶装置とを備えた情報処理装置に係り、特に、選択さ
れたアドレスデータに対応するアドレスパリティを生成
して誤り検出を行うアドレスパリティチェック方式に関
するものである。
択するアドレスセレクタと、このアドレスセレクタによ
って選択されたアドレスデータを取込んで処理する制御
記憶装置とを備えた情報処理装置に係り、特に、選択さ
れたアドレスデータに対応するアドレスパリティを生成
して誤り検出を行うアドレスパリティチェック方式に関
するものである。
第２図はこの種のパリティチエツクを行う従来の情報処
理装置の構成を示すブロック図である。
理装置の構成を示すブロック図である。
同図において、（１）〜（４）はアドレスデータ、（５
）はこれらのアドレスデータを入力し、このうちのいず
れか一つを選択して出力するアドレスセレクタ、（６）
は選択されたアドレスデータを取込んで処理する制御記
憶装置、（７）〜（１０）はアドレスデータ（１）〜（
４）にそれぞれ対応するアドレスパリティを生成するパ
リティ生成回路、（１１）はアドレスセレクタ（５）が
選択したアドレスデータに対応するアドレスパリティを
選択するアドレスパリティセレクタ、（１２）はアドレ
スセレクタ（５）によって選択されたアドレスデータと
アドレスパリティセレクタによって選択されたアドレス
パリティとを突合わせてアドレスデータのエラーを検圧
してアドレスパリティエラー信号（１３）を出力するア
ドレスパリティエラー検出回路である。
）はこれらのアドレスデータを入力し、このうちのいず
れか一つを選択して出力するアドレスセレクタ、（６）
は選択されたアドレスデータを取込んで処理する制御記
憶装置、（７）〜（１０）はアドレスデータ（１）〜（
４）にそれぞれ対応するアドレスパリティを生成するパ
リティ生成回路、（１１）はアドレスセレクタ（５）が
選択したアドレスデータに対応するアドレスパリティを
選択するアドレスパリティセレクタ、（１２）はアドレ
スセレクタ（５）によって選択されたアドレスデータと
アドレスパリティセレクタによって選択されたアドレス
パリティとを突合わせてアドレスデータのエラーを検圧
してアドレスパリティエラー信号（１３）を出力するア
ドレスパリティエラー検出回路である。
次に動作について説明する。アドレスデータ（１）〜（
４）がアドレスセレクタ（５）に入力される。アドレス
セレクタ（５）かこれらのアドレスデータから指定され
た一つを選択して制御記憶装置（６）に加える。一方、
アドレスデータ（１）〜（４）はそれぞれパリティ生成
回路（７）〜（１０）にも加えられ、アドレスデータに
対応するアドレスパリティが生成される。アドレスパリ
ティセレクタ（１１）はアドレスセレクタ（５）が選択
したアドレスデータに対応するアドレスパリティを選択
出力する。そこで、アドレスパリティエラー検出回路（
１２）は制御記憶装置（６）に加えられるアドレスデー
タとアドレスパリティセレクタ（１１）によって選択さ
れたアドレスパリティとを突合わせてアドレスデータの
エラーをチエツクし、エラーがあったときにアドレスパ
リティエラー信号（１３）を出力する。
４）がアドレスセレクタ（５）に入力される。アドレス
セレクタ（５）かこれらのアドレスデータから指定され
た一つを選択して制御記憶装置（６）に加える。一方、
アドレスデータ（１）〜（４）はそれぞれパリティ生成
回路（７）〜（１０）にも加えられ、アドレスデータに
対応するアドレスパリティが生成される。アドレスパリ
ティセレクタ（１１）はアドレスセレクタ（５）が選択
したアドレスデータに対応するアドレスパリティを選択
出力する。そこで、アドレスパリティエラー検出回路（
１２）は制御記憶装置（６）に加えられるアドレスデー
タとアドレスパリティセレクタ（１１）によって選択さ
れたアドレスパリティとを突合わせてアドレスデータの
エラーをチエツクし、エラーがあったときにアドレスパ
リティエラー信号（１３）を出力する。
上記従来のアドレスパリティチェック方式を採用した情
報処理装置にあっては、アドレスデータ毎にパリティ生
成回路を設けなければならず、ハードウェア量が増大し
て構成が複雑化すると同時に、信頼性が低下するという
課題があった。
報処理装置にあっては、アドレスデータ毎にパリティ生
成回路を設けなければならず、ハードウェア量が増大し
て構成が複雑化すると同時に、信頼性が低下するという
課題があった。
この発明は上記の課題を解決するためになされたもので
、アドレスデータのエラー検出のためのハードウェア量
を低減し、これによって構成の簡易化および信頼性の向
上を図ることのできる情報処理装置のアドレスパリティ
チェック方式を提供することを目的とする。
、アドレスデータのエラー検出のためのハードウェア量
を低減し、これによって構成の簡易化および信頼性の向
上を図ることのできる情報処理装置のアドレスパリティ
チェック方式を提供することを目的とする。
この発明に係る情報処理装置のアドレスパリティチェッ
ク方式は、アドレスセレクタに加えられるアドレスデー
タにそれぞれ対応するアドレスパリティ情報を制御記憶
装置に格納しておき、アドレスセレクタによって選択さ
れたアドレスデータと、このアドレスデータに対応する
パリティ情報とを比較してアドレスデータのエラーを検
出するものである。
ク方式は、アドレスセレクタに加えられるアドレスデー
タにそれぞれ対応するアドレスパリティ情報を制御記憶
装置に格納しておき、アドレスセレクタによって選択さ
れたアドレスデータと、このアドレスデータに対応する
パリティ情報とを比較してアドレスデータのエラーを検
出するものである。
この発明においては、制御記憶装置にパリティ情報を格
納し、この制御記憶装置に取込まれるアドレスデータと
、内部に格納されたパリティ情報とを比較してアドレス
データのエラーを検出するので、従来方式でアドレスデ
ータ数だけ必要としたアドレスパリティ生成回路が不要
化され、この結果、アドレスデータのエラー検出のため
のハードウェア量を低減し得、これによって構成の簡易
化および信頼性向上が図られる。
納し、この制御記憶装置に取込まれるアドレスデータと
、内部に格納されたパリティ情報とを比較してアドレス
データのエラーを検出するので、従来方式でアドレスデ
ータ数だけ必要としたアドレスパリティ生成回路が不要
化され、この結果、アドレスデータのエラー検出のため
のハードウェア量を低減し得、これによって構成の簡易
化および信頼性向上が図られる。
第１図はこの発明を実施する装置の構成例であり、図中
、第２図と同一の符号を付したものはそれぞれ同一の要
素を示している。そして、第２図中のアドレスパリティ
生成回路（７）〜（１０）およびアドレスパリティセレ
クタ（１１）を除去し、その代わりに制御記憶装置（６
）にアドレスパリティビット情報を記憶させ、アドレス
セレクタ（５）で選択されたアドレスデータと、制御記
憶装置（６）から読出されたアドレスパリティ情報（１
４）とをアドレスパリティエラー検出回路（１２）に加
えるようになっている。
、第２図と同一の符号を付したものはそれぞれ同一の要
素を示している。そして、第２図中のアドレスパリティ
生成回路（７）〜（１０）およびアドレスパリティセレ
クタ（１１）を除去し、その代わりに制御記憶装置（６
）にアドレスパリティビット情報を記憶させ、アドレス
セレクタ（５）で選択されたアドレスデータと、制御記
憶装置（６）から読出されたアドレスパリティ情報（１
４）とをアドレスパリティエラー検出回路（１２）に加
えるようになっている。
次に動作について説明する。アドレスデータ（１）〜（
４）のうちのいずれか一つがアドレスセレクタ（５）に
よって選択され、制御記憶装置（６）と、アドレスパリ
ティエラー検出回路（１２）に供給される。この時、制
御記憶装置（６）に予め格納されていたパリティ情報の
うち、この制御記憶装置（６）に供給されたアドレスデ
ータに対応するパリティ情報（１４）が特定のビットか
ら読出されてアドレスパリティエラー検出回路（１２）
に供給される。
４）のうちのいずれか一つがアドレスセレクタ（５）に
よって選択され、制御記憶装置（６）と、アドレスパリ
ティエラー検出回路（１２）に供給される。この時、制
御記憶装置（６）に予め格納されていたパリティ情報の
うち、この制御記憶装置（６）に供給されたアドレスデ
ータに対応するパリティ情報（１４）が特定のビットか
ら読出されてアドレスパリティエラー検出回路（１２）
に供給される。
そこで、アドレスパリティエラー検出回路（１２）は、
制御記憶装置（６）のアドレスデータと、そのアドレス
から読出されたパリティ情報とをもとにしてアドレスデ
ータのエラーを検出して、アドレスパリティエラー信号
（１３）を出力する。
制御記憶装置（６）のアドレスデータと、そのアドレス
から読出されたパリティ情報とをもとにしてアドレスデ
ータのエラーを検出して、アドレスパリティエラー信号
（１３）を出力する。
なお、上記実施例では制御記憶装置（６）を備えた情報
処理装置について説明したが、制御記憶装置の代わりに
スクラッチメモリを備える情報処理装置にあっては、ア
ドレスパリティエラー検出回路（ア）をアドレスパリテ
ィ生成回路と兼用し、スクラッチメモリに対するデータ
格納時に、アドレスパリティ情報を格納するように構成
すればよい。
処理装置について説明したが、制御記憶装置の代わりに
スクラッチメモリを備える情報処理装置にあっては、ア
ドレスパリティエラー検出回路（ア）をアドレスパリテ
ィ生成回路と兼用し、スクラッチメモリに対するデータ
格納時に、アドレスパリティ情報を格納するように構成
すればよい。
（発明の効果）
以上の説明によって明らかなように、この発明によれば
、制御記憶装置にパリティ情報を格納してアドレスデー
タのエラーを検出するので、従来装置で用いたアドレス
パリティ生成回路が不要化されてハードウェア量が著し
く低減され、これによって構成の簡易化および信頼性の
向上が図られる他、装置コストをも低廉化できるという
効果が得られる。
、制御記憶装置にパリティ情報を格納してアドレスデー
タのエラーを検出するので、従来装置で用いたアドレス
パリティ生成回路が不要化されてハードウェア量が著し
く低減され、これによって構成の簡易化および信頼性の
向上が図られる他、装置コストをも低廉化できるという
効果が得られる。
第１図はこの発明を実施するための装置の構成例を示す
ブロック図、第２図は従来の情報処理装置の構成を示す
ブロック図である。 （５）ニアドレスセレクタ、（６）・制御記憶装置、（
１２） ニアドレスパリティエラー検出回路、（１４）
：バリティ情報。 なお、各図中、同一符号は同一または相当部分を示す。
ブロック図、第２図は従来の情報処理装置の構成を示す
ブロック図である。 （５）ニアドレスセレクタ、（６）・制御記憶装置、（
１２） ニアドレスパリティエラー検出回路、（１４）
：バリティ情報。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 複数のアドレスデータのいずれか一つを選択するアド
レスセレクタと、このアドレスセレクタによって選択さ
れた前記アドレスデータを取込んで処理する制御記憶装
置とを備えた情報処理装置において、前記アドレスデー
タにそれぞれ対応するアドレスパリティ情報を前記制御
記憶装置に格納し、前記アドレスセレクタによって選択
された前記アドレスデータと、このアドレスデータに対
応する前記パリティ情報とを突合わせて選択された前記
アドレスデータのエラーを検出することを特徴とする情
報処理装置のアドレスパリティチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019046A JPH01194035A (ja) | 1988-01-29 | 1988-01-29 | 情報処理装置のアドレスパリティチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019046A JPH01194035A (ja) | 1988-01-29 | 1988-01-29 | 情報処理装置のアドレスパリティチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194035A true JPH01194035A (ja) | 1989-08-04 |
Family
ID=11988477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019046A Pending JPH01194035A (ja) | 1988-01-29 | 1988-01-29 | 情報処理装置のアドレスパリティチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742159B2 (en) | 2000-06-22 | 2004-05-25 | Fujitsu Limited | Address parity error processing method, and apparatus and storage for the method |
-
1988
- 1988-01-29 JP JP63019046A patent/JPH01194035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742159B2 (en) | 2000-06-22 | 2004-05-25 | Fujitsu Limited | Address parity error processing method, and apparatus and storage for the method |
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