JPH0368020A - 除算オペランドの桁合せ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は除算オペランドの桁合せ回路に関し、特に浮動
小数点データの除算に先立ち被除数の仮数部を除数の仮
数部よりも絶対値が小さくなるよう桁合せする浮動小数
点除算器で用いられる除算オペランドの桁合せ回路に関
する。

従来技術 従来、浮動小数点データの除算を被除数と除数の積にお
きかえて実行するようなある種の情報処理装置（例えば
、特開昭５７−０４１７３７　「除算装置」）において
は、演算に先立ち、被除数と除数の間に以下の関係が成
立していることを必要としている。

１被除数の仮数１く１除数の仮数Ｉ・・・（１）このよ
うな情報処理装置では、例えば第２図に示すよな固定小
数点データ用の加算器およびシフタを用いて、除数と被
除数が（１）式の関係を満たずように桁合せ処理を実行
している。

第２図において、オペランドレジスタＡ２２及びＢ２５
は、夫々被除数及び除数の１反数を格納するレジスタで
ある。符号比較回路２７は両オペランドの符号を比較し
て、反転指示回路２８へこの比較結果を供給する。

この反転指示回路２８は当該比較結果と加減算タイプレ
ジスタ２３内に設定されている加減算モードとに応じて
反転回路２９に対して反転指示を兄事するものである。

この反転回路２９は当該反転指示に応じてオペランドレ
ジスタＢ２５のオペランドデータを反転するものである
。

加算器′３コはオペランドレジスタＡ２２の出力と反転
回路２つの出力とを加算するものである。

この加算結果はりゲルトレジスタ３３ヘセレクタ３２を
介し７て人力されると共に、絶交・１値比較回路３４へ
の１人力となっている。

この絶対値比較回路３４はオペランドレジスタＡ２２の
オペランドデータの符号と加算器３１の加算出力とから
、被除数と除数との絶対値の大小を比較する回路であり
、その結果がインジケータレジスタ３５へ格納される。

シフタ３０はセレクタ３６を介して入力されるオペラン
ドデータの仮数部を桁合せすべく右シフトするものであ
り、シフトカウントレジスタ２６の内容に応じて右シフ
トを行う。

このシフトカウントは、リーディングサインカウント生
成回路３７と、リーディングサインレジスタＡ３８及び
Ｂ３９と、シフトカウント生成回路とからなるシフトカ
ウント生成部により生成され、セレクタ４１を介してシ
フトカウントレジスタ２６へ供給される構成である。

以下、第２図を用いて被除数と除数の桁合せ処理動作に
ついて説明する。なお、与えられる被除数と除数は２の
補数型式であると仮定する。

（１）オペランドレジスタＡ２２に被除数の仮数、オペ
ランドレジスタＢ２５に除数の仮数を夫々格納し、加減
算タイプレジスタ２３を絶対値比較タイプにセットする
。

（２）符号比較回路２７において、オペランドレジスタ
Ａ２２とオペランドレジスタＢ２５との出力の符号を比
較し、符号比較回路２７出力と加減算タイプレジスタ２
３出力とから、反転指示生成回路２８においてオペラン
ドレジスタＢ２５出力を反転するか否かを判定する。

（３）反転指示生成回路２８によってオペランドレジス
タＢ２５出力を反転する指示が出力された場合には、オ
ペランドレジスタＢ２５出力のビットパターンを反転回
路２７において反転し、１の補数におきかえるとともに
、加算器３１の最下位への桁上げを“１“とじ、反転指
示がでなかった場合には、オペランドレジスタＢ２５出
力をそのまま反転回路２７より出力するとともに、加算
器３１の最下位への桁上げを“０”とし、加算器３１に
おいてオペランドレジスタＡ２２出力と反転器２９出力
とを加算する。

（４）加算器３１出力とオペランドレジスタＡ２２出力
の符号とから絶対値比較回路３４において、 オペランドレジスタＡ１ く１オペランドレジスタＢ が成立するか否かを判定し、結果をインデイケータレジ
スタ３５に格納する。

（５）インデイケータレジスタ３５出力より、オペラン
ドレジスタＡ く１オペランドレジスタＢ なる関係が成立したと判定された場合には、オペランド
レジスタＡ２２．Ｂ２５に与えた被除数と除数の仮数部
をそのまま除算のオペランドの仮数部として用いる。ま
た、 オペランドレジスタＡ ａ１オペランドレジスタＢ なる関係であると判定された場合には、次の（６）以下
の桁合せ処理を続行する。

（６）シフタ人力セレクタ３６においてオペランドレジ
スタＢ２５出力を選択し、リーディングサインカウント
生成回路３７においてオペランドレジスタＢ２５出力の
リーディングサインカウント（連続するサインビットの
数）を求め、リーディングサインレジスタＡ３８に格納
する。次に、シック入力セレクタ３６においてオペラン
ドレジスタＡ２２出力を選択し、リーディングサインカ
ウント生成回路３７においてオペランドレジスタ八出力
のリーディングサインカウントを求め、リーディングサ
インレジスタＡ３８に格納する。

（７）シックカウント生成回路４０においてリーディン
グサインレジスタＡ３８出力からリーディングサインレ
ジスタＡ３９出力を減じることによりシフトカウントを
生威し、結果をシフトカウントレジスタ２６に格納する
。

（８）シック３０においてシック人力セレクタ３６より
出力されるオペランドレジスタＡ２２出力をシフトカウ
ントレジスタ２６出力に応じて右シフトし、結果をオペ
ランドレジスタＡ２２およびリザルトレジスタ３３に格
納する。

（９）前記（２）、（３）、（４）と同様のオペランド
レジスタＡ２２出力とオペランドレジスタＢ出力２５の
絶対値比較を行い絶対値比較回路３４出力をインデイケ
ータレジスタ３５に格納する。

（ｌＯ）インデイケータレジスタ３５出力により、オペ
ランドレジスタＡ くｌオペランドレジスタＢ なる関係が成立したと判定された場合には、オペランド
レジスタＢ２５に予め与えた除数の仮数部およびリザル
トレジスタ３３に格納した被除数の右シフト結果を除算
のオペランドの仮数部として用いる。また、 オペランドレジスタＡ ≧１オペランドレジスタＢ と判定された場合には次の（１■）以下の桁合せ処理を
実行する。

（１１）シフトカウントレジスタ２６に、指数の基数よ
り規定される１桁分のシフト力ウニ・トを格納し、（８
）と同様の右シフトを実行し、シフタ３０の出力を再び
オペランドレジスタＡ２２およびリザルトレジスタ３３
に格納する。

（１２）前記（２）、（３）、（４）と同様の絶対値比
較を行い、結果をインデイケータレジスタ３５に格納す
る。

（１３）インデイケータ出力３５により、１オペランド
Ａ１く１オペランドＢ１なる関係が成立したと判定され
た場合には、オペランドレジスタＢ２５に予め与えた除
数の仮数部とりゲルトレジスタ３３に格納した被除数の
右シフト結果を除数のオペランドの仮数部として用いる
。そうでない場合には前記（１１）　、　　（１２）　
、　　（１３）をくり返す。

なお、第２図においては指数部の処理について説明を省
略したが、被除数の仮数を右シフトする度に、シフト数
に応じて被除数の指数値を増加させる必要があることは
言うまでもない。

ここで具体的な例を示してみる。なお、指数の基数は２
とする（指数値ｎ−５−２”）。

■被除数の仮数部をＡとする。除数の仮数部をＢとする
。

Ａ　　−０，００１０１０・・・０ Ｂ　　−０，００１０・・・・・・Ｏ →　　Ａ　　≧　　　Ｂ ■Ａ、ＢのリーディングサインカウントＬＳＡＬＳＢを
求める。→ＬＳＡ讃３．ＬＳＢ−３シフトカウント−Ｌ
ＳＡ−ＬＳＢ ３−３ 一〇 ■前記■のシフトカウント（−０）を用いＡを右シフト
しＡ１とする Ａ　１−　Ａ　−０，００１０１０・・・０−４　Ａ１
　ミ　Ｂ ■シフトカウントを指数の基数より“１“とし、ＡＩを
さらに右シフトしてＡ２とする。

Ａ　２−０．０００１０ＬＯ・・・Ｏ Ｂ　−０，００１０・・・・・・・・・・・・０→ｌＡ
２　　＜ＩＢＩ ■１Ａ２１＜ＩＢＩよりＡ２．Ｂを各々被除数及び除数
の仮数部とする（被除数の指数部は右シフト数に応じＯ
＋１−１だけ増加して用いる）。

上述の従来の固定小数点データの加算器とシフタを用い
た除算オペランドの桁合せ回路では、シフト及び絶対値
比較をくり返し実行しているため、制御が複雑で桁合せ
の実行時間が長くなるという欠点がある。

ところが、浮動小数点データの演算を実行するような情
報処理装置においては、第２図に示した固定小数点デー
タ用の加算器及びシックとは独立に第３図に示すような
浮動小数点データ用の加算器を備えているものが多い。

第３図における浮動小数点データ用の加算器は以下のよ
うに動作する。

すなわち、演算に用いるオペランドＡとオペランドＢの
指数を各々指数レジスタＡ４２，８４３に格納し、仮数
を各々仮数レジスタＡ４６．Ｂ４７に格納する。

しかるのちに、指数減算器Ａ４４において指数レジスタ
８４３出力より指数レジスタＡ４２出力を減算し、指数
減算器Ｂ４５において指数レジスタＡ４２出力より指数
レジスタＢ４３出力を減算する。指数減算器Ａ、　４４
出力と指数減算器Ｂ４５出力の符号から、オペランドＡ
の仮数部のイコライズシフトカウントをイコライズカウ
ントセレクタＡ５０より出力し、同様にイコライズカウ
ントセレクタＢ５１よりオペランドＢの仮数部のイコラ
イズシフトカウントを出力する。

ここで、指数レジスタＡ≧指数しジスタＢの場合、イコ
ライズカウントセレクタＡ５０出力は“０”となり、イ
コライズカウントセレクタＢ５１からは、１指数レジス
タＡ−指数レジスタＢの値、すなわち指数減算器Ｂ４５
出力が出力される。

逆に、指数レジスタく指数レジスタＢの場合、イコライ
ズカウントセレクタＡ５０からはＩ指数レジスタＡ−指
数レジスタＢ１の値、すなわち指数減算器Ａ４４の出力
が出力され、イコライズカウントセレクタＢ５１からは
“０”が出力される。

イコライズシフタＢ５３においては、仮数レジスタ４６
出力がイコライズカウントセレクタＡ５０出力により右
シフトされ、イコライズシフタＢ５３においては仮数レ
ジスタＢ４７出力がイコライズウントセレクタＢ５１出
力により右シフトされる。

反転器５４においては、必要に応じてイコライズシフタ
Ｂ５３出力が１の補数に反転され、この場合加算器５５
の最下位に桁上げを生ずる。

加算器５５においては、イコライズシフタム５２出力と
反転器５４出力の加算が行われ、結果はりゲルトレジス
タ５６に格納される。

ここで、第３図の浮動小数点加算器の構造に着繁すると
、第２図の固定小数点データ用加算器にイコライズシフ
タという右シックを付加したような構造になっており、
イコライズシフタのシフトカウントを指数の差以外から
（例えば、被除数と除数のリーディングサインカウント
の差から）も′ｊ６えられれば、第２図を用いて説明し
た従来例における被除数の右シフトと絶対値比較をこの
浮動小数点加算回路によって実行できることができるこ
とになる。

発明の目的 本発明は上述の点に着目してなされたものであって、そ
の目的とするところは、浮動小数点データの除算に使用
されるオペランドの桁合せを浮動小数点加算回路に若干
の金物量を追加するだけで効率的に行えるようにした除
算オペランドの桁合せ回路を提供することにある。

発明の構成 本発明によれば、浮動小数点データの除算実行に先立ち
被除数の仮数部を除数の仮数部より絶対値が小となるよ
うに桁合せをなす浮動小数点除算器における除算オペラ
ンドの桁合せ回路であって、演算処理対象となる２つの
オペランドデータの指数部の差に応じて前記オペランド
データの仮数部の桁合せをなすべく前記オペランドデー
タを右シフトするシフト手段及びこの桁合せ後の２つの
オペランドデータを加減算する加減算手段を含む浮動小
数点加減算装置と、前記被除数の桁合せに必要なシフト
カウントを生成する桁合せシフトカウント生成手段と、
前記被除数の仮数部の符号と前記加減算手段の出力とか
ら前記桁合せ後の出力の絶対値が前記除数の絶対値より
小が否かを判定する絶対値比較手段と、前記浮動小数点
加減算装置を除算オペランドの桁合せに用いる外部指令
に応答して、前記桁合せシフトカウント生成手段にょり
生成されたシフトカウントを前記シフト手段へ供給する
よう制御する制御手段とを含むことを特徴とする除算オ
ペランドの桁合せ回路が得られる。

実施例 以下、図面を参照しつつ本発明の詳細な説明する。

第１図は本発明の実施例を示す回路ブロック図であり、
第３図の浮動小数点加減算回路に第２図に示した除算オ
ペランドの桁合せ機能を付加したものである。第１図に
おいて、第２．３図と同等部分は同一符号により示して
いる。

第１図は第３図とほぼ同様に指数レジスタＡ４２、指数
レジスタＢ４３、仮数レジスタＡ４６、仮数レジスタＢ
４７、指数減算器Ａ４４、指数減算器Ｂ４５、イコライ
ズシフタＡ５２、イコライズシフタＢ５３、符号比較回
路４８、加減算タイプレジスタ５７、反転指示生成回路
４９、反転回路５４、加算器５５、リザルトレジスタ５
６を備えており、第３図の通常の浮動小数点加算器とし
ての機能をすべて備えている。

また、第１図では桁合せモードレジスタ１６なるモード
レジスタを有し、浮動小数点データ用の加算器５５を通
常の浮動小数点データの加算に用いるか、除算オペラン
ドの桁合せに用いるかを区別するモードが設定されてい
る。

すなわち、桁合せモードレジスタ１６が通フ；（の浮動
小数点データの加算モードを示す場合には、リザルトセ
レクタ１４は常に加算器５５の出力を選択する。シフト
カウントセレクタ穴５０、シフトカウントセレクタＢ５
１は第３図におけるイコライズカウントセレクタＡ５０
．Ｂ５１と全く同様の働きをする。

つまり、指数減算器Ｂ４５出力の符号が負の時すなわち
（指数レジスタＡ４２〈指数レジスタＢ４３）の時には
、シフトカウントセレクタ穴５０は指数減算器Ａ４４出
力を、シフトカウントセレクタＢ５１は“０“を夫々出
力し、そうでない場合には、シフトカウントセレクタＢ
５１は指数減算器Ｂ４５出力を、シフトカウントセレク
タ穴５０は０”を夫々出力する。

これに対し、桁合せモードレジスタ１６が除算オペラン
ドの桁合せモードを示す場合には、リザルトセレクタ１
４は常にイコライズシフタム５・２出力を、シフトカウ
ントセレクタ穴５０は桁合せシフトカウントレジスタ１
７出力を、シフトカウントセレクタＢ５１は“０”を夫
々出力する。

なお、第１図では、第２図で示したシフトカウント生成
回路等は省略しである。

以下に第１図を用いた除算オペランドの桁合せについて
説明する。

（１）桁合せモードレジスタ１６を除算オペランドの桁
合せモードにし、桁合せシフトカウントレジスタ１７を
“Ｏ”にセットする。また加減算タイプレジスタ５７を
絶対値比較のタイプにセットし、被除数および除数の仮
数部を各々仮数レジスタＡ４６、仮数レジスタＢ４７に
格納する。

（２）符号比較回路４８において仮数レジスタＡ４６、
Ｂ４７の出力の符号を比較し、符号比較回路４８出力と
加減算タイプレジスタ５７出力とから反転指示生成回路
４９においてイコライズシフタ８５３出力を反転するか
否かを判定する。

（３）イコライズシフタＡ５２．Ｂ５３において、仮数
レジスタＡ４６．Ｂ４７の出力を各々シフトカウントセ
レクタ穴５０．８５１出力に応じて右シフトする。実際
には、仮数レジスタＡ４６出力は、桁合せシフトカウン
トレジスタ１７出力により右シフトされ、仮数レジスタ
Ｂ４７出力は右シフトされない。

（４）反転指示生成回路４９よりイコライズシフタ８５
３出力を反転する指示が出た場合には、反転器５４にお
いてイコライズシフタＢ５３出力を反転して１の補数に
するとともに、加算器５５の最下位への桁上げを“１”
とし、反転指示がてなかった場合には、イコライズシフ
タ８５３出力ををのまま反転器５４より出力するととも
に、加算器５５の最下位への桁上げを“Ｏｏとし、加算
器５５においてイコライズシフタＡ５２と反転器５４出
力を加算する。

（５）加算器５５出力と仮数レジスタＡ４６出力の符号
から、絶対値比較回路３４においてｌＶｉ数レジスタＡ
１く１仮数レジスタＢ１が成立するか否かを判定し結果
をインデイケータレジスタ３５に格納する。

（６）インデイケータレジスタ３５出力から仮数レジス
タＡ１く１仮数レジスタＢｌなる関係が成立したと判定
された場合には、仮数レジスタＡ４６、仮数レジスタＢ
４７に与えられた被除数と除数の仮数部をそのまま除算
のオペランドの仮数部として用い、そうでない場合には
次の（７）以下の処理を続行する。

（７）第２図に示したシフトカウント生成回路４０出力
、すなわち被除数と除数のリーディングサインカウント
の差から求めた被除数の右シフトカウントを桁合せシフ
トカウントレジスタ１７に格納する。

（８）前記（２）、（３）、（４）、（５）と同様の被
除数右シフト及び絶対値比較を同時にい実行し、絶対値
比較の結果である絶対値比較回路３４出力をインデイケ
ータレジスタ３５に格納し、被除数の右シフト結果をリ
ザルトレジスタ５６に格納する。

（９）インデイケータレジスタ３５出力より仮数レジス
タＡ出力の右シフト結果１く１仮数レジスタＢ１なる関
係が成立したと判定された場合には、仮数レジスタＢ４
７に予め与えた除数の仮数部と、リザルトレジスタ５６
に格納した被除数の右シフト結果とを除算のオペランド
の仮数部として用い、そうでない場合には、次の（１０
）以下の処理を続行する。

（１０）桁合せシフトカウントレジスタ１７に指数の基
数により規定される１桁分のシフトカウントを格納し、
前記（２）、（３）、（４）、（５）と同様の被除数右
シフト及び絶対値比較を同時に実行し、絶対値比較の結
果をインデイケータレジスタ３５、被除数の右シフト結
果をリザルトレジスタ５６に格納する。

（ｌ（）インデイケータレジスタ３５出力より仮数レジ
スタＡ出力の右シフト結果＋＜１仮数レジスタＢｌなる
関係が成立したと判定された場合には、仮数レジスタＢ
４７に予め与えた除数の仮数部とりゲルトレジスタ５６
に格納した被除数の右シフト結果とを、除数のオペラン
ドの仮数部として用いる。そして、そうでない場合は（
１０）”。

（１（）をくり返す。

尚、ここでは、指数の処理についての説明は省略したが
、被除数の仮数を右シフトする度にシフト数に応じて被
除数の指数値を増加させる必要があることは明白である
。

発明の効果 叙上の如く本発明によれば、−殻内な浮動小数点加算回
路に若干の金物量を追加するのみで浮動小数点データの
除算に用いるオペランドの桁合せ処理が効率良く行える
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例の回路ブロック図、第２図は従
来の除算オペランドの桁合せ回路の回路ブロック図、第
３図は一般的に広く用いられている浮動小数点加算回路
の回路ブロック図である。 主要部分の符号の説明 １６・・・・・・桁合せモードレジスタ１７・・・・・
・桁合せシフトカウントレジスタ２０・・・・・・絶対
値比較回路 ４２．４３・・・・・・指数レジスタ ４６．４７・・・・・・仮数レジスタ ４８・・・・・・符号比較回路 ４９・・・・・・反転指示回路 ５０．５１・・・・・・シフトカウントセレクタ５２．
５３・・・・・・シック ５４・・・・・・反転回路 ５５・・・・・・加算器

Claims (1)

【特許請求の範囲】
1. （１）浮動小数点データの除算実行に先立ち被除数の仮
   数部を除数の仮数部より絶対値が小となるように桁合せ
   をなす浮動小数点除算器における除算オペランドの桁合
   せ回路であって、演算処理対象となる２つのオペランド
   データの指数部の差に応じて前記オペランドデータの仮
   数部の桁合せをなすべく前記オペランドデータを右シフ
   トするシフト手段及びこの桁合せ後の２つのオペランド
   データを加減算する加減算手段を含む浮動小数点加減算
   装置と、前記被除数の桁合せに必要なシフトカウントを
   生成する桁合せシフトカウント生成手段と、前記被除数
   の仮数部の符号と前記加減算手段の出力とから前記桁合
   せ後の出力の絶対値が前記除数の絶対値より小か否かを
   判定する絶対値比較手段と、前記浮動小数点加減算装置
   を除算オペランドの桁合せに用いる外部指令に応答して
   、前記桁合せシフトカウント生成手段により生成された
   シフトカウントを前記シフト手段へ供給するよう制御す
   る制御手段とを含むことを特徴とする除算オペランドの
   桁合せ回路。