JPH0368422B2 - - Google Patents
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- Publication number
- JPH0368422B2 JPH0368422B2 JP21416582A JP21416582A JPH0368422B2 JP H0368422 B2 JPH0368422 B2 JP H0368422B2 JP 21416582 A JP21416582 A JP 21416582A JP 21416582 A JP21416582 A JP 21416582A JP H0368422 B2 JPH0368422 B2 JP H0368422B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data
- memory
- processing device
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は処理システムにおけるメモリから処理
装置へのデータの転送を制御するデータ転送制御
方式に関する。
装置へのデータの転送を制御するデータ転送制御
方式に関する。
(b) 従来技術と問題点
処理装置とメモリとがローカル・バスを介して
結ばれ、且つ、外部制御レジスタ等が送受信回路
を経て、該ローカル・バスに結ばれた処理システ
ムにおいて、外部制御レジスタ等が多い場合には
ローカル・バスの線長は長くなり、データ転送の
際信号の遅延を生ずる。上記のように処理装置と
メモリとは、このローカル・バスを介して結ばれ
ているので、処理装置からの読出命令によりメモ
リ内のデータを読出して転送する際、従来方式で
は、読出されたデータを高速に処理装置へ転送し
得ない欠点があつた。
結ばれ、且つ、外部制御レジスタ等が送受信回路
を経て、該ローカル・バスに結ばれた処理システ
ムにおいて、外部制御レジスタ等が多い場合には
ローカル・バスの線長は長くなり、データ転送の
際信号の遅延を生ずる。上記のように処理装置と
メモリとは、このローカル・バスを介して結ばれ
ているので、処理装置からの読出命令によりメモ
リ内のデータを読出して転送する際、従来方式で
は、読出されたデータを高速に処理装置へ転送し
得ない欠点があつた。
(c) 発明の目的
本発明は上記の欠点を解決するためになされた
もので、データの高速転送を容易とするデータ転
送制御方式の提供を目的とする。
もので、データの高速転送を容易とするデータ転
送制御方式の提供を目的とする。
(d) 発明の構成
メモリ８の読出／書込を制御するメモリ制御部
７と、上記メモリに対して読出要求を発する処理
装置６に第１の高速バス１を介して接続された送
受信回路TR１と、入出力装置１２に共通バス１
０を介して接続された送受信回路TR３とがロー
カルバス２で結ばれたシステムにおいて、一端が
上記ローカルバス２に接続され、他端が第２の高
速バス３を介して上記メモリ制御部７に接続され
た第１の駆動回路Ｄ１と、一端が上記第２の高速
バス３を介して上記メモリ制御部７に接続され、
他端が上記第１の高速バス１を介して上記処理装
置６に接続され、高速素子で構成された第２の駆
動回路Ｄ２と、上記処理装置６からの読出要求に
応じて上記第２の駆動回路Ｄ２を有効にし、上記
入出力装置１２からの読出要求に応じて上記第１
の駆動回路Ｄ１を有効にする転送制御部９とを備
え、上記処理装置６からのメモリ読出要求に対し
ては、上記第１の高速バス１と第２の高速バス３
を使用して上記メモリ８からデータ転送を行い、
上記入出力装置１２からのメモリ読出要求に対し
ては、上記第２の高速バス３とローカルバス２と
共通バス１０を使用して上記メモリ８からデータ
転送を行うことを特徴するデータ転送制御方式で
ある。
７と、上記メモリに対して読出要求を発する処理
装置６に第１の高速バス１を介して接続された送
受信回路TR１と、入出力装置１２に共通バス１
０を介して接続された送受信回路TR３とがロー
カルバス２で結ばれたシステムにおいて、一端が
上記ローカルバス２に接続され、他端が第２の高
速バス３を介して上記メモリ制御部７に接続され
た第１の駆動回路Ｄ１と、一端が上記第２の高速
バス３を介して上記メモリ制御部７に接続され、
他端が上記第１の高速バス１を介して上記処理装
置６に接続され、高速素子で構成された第２の駆
動回路Ｄ２と、上記処理装置６からの読出要求に
応じて上記第２の駆動回路Ｄ２を有効にし、上記
入出力装置１２からの読出要求に応じて上記第１
の駆動回路Ｄ１を有効にする転送制御部９とを備
え、上記処理装置６からのメモリ読出要求に対し
ては、上記第１の高速バス１と第２の高速バス３
を使用して上記メモリ８からデータ転送を行い、
上記入出力装置１２からのメモリ読出要求に対し
ては、上記第２の高速バス３とローカルバス２と
共通バス１０を使用して上記メモリ８からデータ
転送を行うことを特徴するデータ転送制御方式で
ある。
(e) 発明の実施例
以下、本発明を図面によつて説明する。図面は
本発明の一実施例を説明するブロツク図である。
図面における転送制御部９、有効信号C2、及び
ドライバD2が、本発明により追加された部分で
ある。処理装置（マイクロプロセツサ）６はバス
１により送受信回路TR1及びドライバ（高速素子
で構成される駆動回路）D2に結ばれている。送
受信回路TR1，TR2，TR3、ドライバD1及びメ
モリ制御部７はバス２で結ばれており、一方送受
信回路TR2には、外部制御レジスタ１１が結ばれ
ている。従来方式においては、メモリ８内のデー
タＥはレシーバＲを経て読出され、メモリ制御部
（含エラーチエツク回路）７によりエラーチエツ
クを受けたのち、バス３及びドライバD1を経て
バス２へ送られる。このデータＥは、処理装置６
からの読出要求が発せられた場合には、送受信回
路TR1及びバス１を経て処理装置６へ送られ、あ
るいは処理装置６からの外部レジスタ１１への書
込み要求が発せられた場合は送受信回路TR2を経
て、該外部レジスタ１１へ送られる。バス２は、
外部制御レジスタ等が多い場合には、線長が長く
なり、データ転送の際信号の遅延を生ずる。この
ため処理装置６からメモリ８のデータＥの読出要
求が発せられたときにも、データＥはこのバス２
を経由することになるので、処理装置６とメモリ
８との間のデータ転送を高速に行い得ない欠点が
あつた。
本発明の一実施例を説明するブロツク図である。
図面における転送制御部９、有効信号C2、及び
ドライバD2が、本発明により追加された部分で
ある。処理装置（マイクロプロセツサ）６はバス
１により送受信回路TR1及びドライバ（高速素子
で構成される駆動回路）D2に結ばれている。送
受信回路TR1，TR2，TR3、ドライバD1及びメ
モリ制御部７はバス２で結ばれており、一方送受
信回路TR2には、外部制御レジスタ１１が結ばれ
ている。従来方式においては、メモリ８内のデー
タＥはレシーバＲを経て読出され、メモリ制御部
（含エラーチエツク回路）７によりエラーチエツ
クを受けたのち、バス３及びドライバD1を経て
バス２へ送られる。このデータＥは、処理装置６
からの読出要求が発せられた場合には、送受信回
路TR1及びバス１を経て処理装置６へ送られ、あ
るいは処理装置６からの外部レジスタ１１への書
込み要求が発せられた場合は送受信回路TR2を経
て、該外部レジスタ１１へ送られる。バス２は、
外部制御レジスタ等が多い場合には、線長が長く
なり、データ転送の際信号の遅延を生ずる。この
ため処理装置６からメモリ８のデータＥの読出要
求が発せられたときにも、データＥはこのバス２
を経由することになるので、処理装置６とメモリ
８との間のデータ転送を高速に行い得ない欠点が
あつた。
図面において、処理装置６から読出要求Ｆが発
せられた場合、転送制御部９は有効信号C2によ
りドライバD2を有効にする。メモリ８から読出
されたデータＥは、メモリ制御部７でエラーチエ
ツクを受けたのち、バス３、ドライバD2及びバ
ス１を経て処理装置６へ送られる。これで明らか
なように、処理装置６より読出要求Ｆが発せられ
た場合には、メモリ８から読出されたデータＥは
バス３及び１を経由（バス２を経由しない）する
ため高速のデータ転送を行うことができる。なお
入出力制御チヤネル１２からの読出要求Ｇが発せ
られた場合には、転送制御部９は有効信号C1に
よりドライバD1を有効にする。メモリ８から読
出されたデータＥは、メモリ制御部７、バス３、
ドライバD1、バス２、送受信回路TR3、および
共通バス１０を経て入出力装置に送られる。
せられた場合、転送制御部９は有効信号C2によ
りドライバD2を有効にする。メモリ８から読出
されたデータＥは、メモリ制御部７でエラーチエ
ツクを受けたのち、バス３、ドライバD2及びバ
ス１を経て処理装置６へ送られる。これで明らか
なように、処理装置６より読出要求Ｆが発せられ
た場合には、メモリ８から読出されたデータＥは
バス３及び１を経由（バス２を経由しない）する
ため高速のデータ転送を行うことができる。なお
入出力制御チヤネル１２からの読出要求Ｇが発せ
られた場合には、転送制御部９は有効信号C1に
よりドライバD1を有効にする。メモリ８から読
出されたデータＥは、メモリ制御部７、バス３、
ドライバD1、バス２、送受信回路TR3、および
共通バス１０を経て入出力装置に送られる。
(f) 発明の効果
以上のように本発明は、処理装置−メモリ間の
データ転送を高速に行う手段を有するので、処理
システムの処理効率を著しく向上しうる利点を有
する。
データ転送を高速に行う手段を有するので、処理
システムの処理効率を著しく向上しうる利点を有
する。
図面は本発明の一実施例を説明するブロツク図
であり、図中に用いた符号は次の通りである。 １，３はバス、２はローカルバス、６は処理装
置、７はメモリ制御部、８はメモリ、９は転送制
御部、１０は共通バス、１１は外部制御レジス
タ、C1，C2は有効信号、D1，D3はドライバ又は
駆動回路、D2はドライバ（高速用）又は駆動回
路、Ｅはデータ、Ｆ，Ｇは読出要求、Ｒはレシー
バ、TR1，TR2，TR3は送受信回路、１２は入出
力制御チヤネルを示す。
であり、図中に用いた符号は次の通りである。 １，３はバス、２はローカルバス、６は処理装
置、７はメモリ制御部、８はメモリ、９は転送制
御部、１０は共通バス、１１は外部制御レジス
タ、C1，C2は有効信号、D1，D3はドライバ又は
駆動回路、D2はドライバ（高速用）又は駆動回
路、Ｅはデータ、Ｆ，Ｇは読出要求、Ｒはレシー
バ、TR1，TR2，TR3は送受信回路、１２は入出
力制御チヤネルを示す。
１ 複数個の端末装置と、少なくとも一個のバス
制御装置とが、一本のシリアル・データバスライ
ンを介して接続され、前記端末装置間のデータ転
送及び、前記端末装置と前記バス制御装置間のデ
ータ転送を、前記バス制御装置から発信されるコ
マンドと、前記端末装置から返送されるレスポン
スとにより、前記バス制御装置が制御するコマン
ド・レスポンス・シリアル・マルチプレクス・デ
ータバス方式において、前記端末装置が、その内
部で発生するアラーム・データ送信要求、およ
び、データ受信要求を含む前記バス制御装置に対
する割込要求を前記データバスラインを介して送
信し、前記バス制御装置によつて制御されるデー
タ転送のスケジユールを変更する方式として、 前記端末装置は、前記データバスラインを介し
てデータを送受信する手段と、前記データバスラ
インにおけるデータの転送の終了を検出する手段
と、転送終了の検出からそれに続く次のデータ転
送の開始となる前記コマンドの先頭までの期間
に、前記データ転送用の周波数帯域外の帯域を使
用しかつデータより低いレベルの振幅で、前記割
制御装置とが、一本のシリアル・データバスライ
ンを介して接続され、前記端末装置間のデータ転
送及び、前記端末装置と前記バス制御装置間のデ
ータ転送を、前記バス制御装置から発信されるコ
マンドと、前記端末装置から返送されるレスポン
スとにより、前記バス制御装置が制御するコマン
ド・レスポンス・シリアル・マルチプレクス・デ
ータバス方式において、前記端末装置が、その内
部で発生するアラーム・データ送信要求、およ
び、データ受信要求を含む前記バス制御装置に対
する割込要求を前記データバスラインを介して送
信し、前記バス制御装置によつて制御されるデー
タ転送のスケジユールを変更する方式として、 前記端末装置は、前記データバスラインを介し
てデータを送受信する手段と、前記データバスラ
インにおけるデータの転送の終了を検出する手段
と、転送終了の検出からそれに続く次のデータ転
送の開始となる前記コマンドの先頭までの期間
に、前記データ転送用の周波数帯域外の帯域を使
用しかつデータより低いレベルの振幅で、前記割
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21416582A JPS59105159A (ja) | 1982-12-07 | 1982-12-07 | デ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21416582A JPS59105159A (ja) | 1982-12-07 | 1982-12-07 | デ−タ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105159A JPS59105159A (ja) | 1984-06-18 |
| JPH0368422B2 true JPH0368422B2 (ja) | 1991-10-28 |
Family
ID=16651306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21416582A Granted JPS59105159A (ja) | 1982-12-07 | 1982-12-07 | デ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105159A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475255A3 (en) * | 1990-09-12 | 1993-04-14 | F. Hoffmann-La Roche Ag | Process for the preparation of optically pure (s)-alpha-((tert-butylsulfonyl)methyl)hydro cinnamic acid |
-
1982
- 1982-12-07 JP JP21416582A patent/JPS59105159A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105159A (ja) | 1984-06-18 |
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