JPH036844U - - Google Patents
Info
- Publication number
- JPH036844U JPH036844U JP1989064939U JP6493989U JPH036844U JP H036844 U JPH036844 U JP H036844U JP 1989064939 U JP1989064939 U JP 1989064939U JP 6493989 U JP6493989 U JP 6493989U JP H036844 U JPH036844 U JP H036844U
- Authority
- JP
- Japan
- Prior art keywords
- circuit board
- printed circuit
- elements
- signal layer
- lsi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structure Of Printed Boards (AREA)
Description
第１図は本考案によるプリント基板の構成を示
す断面図、第２図は同プリント基板の平面図、第
３図は本考案によるプリント基板の別実施例の構
成を示す断面図、第４図は従来のプリント基板の
構成を示す断面図、第５図は従来のプリント基板
の平面図である。 図において、１０……プリント基板、１１……
ＬＳＩ素子、１２……端子、１３……信号層、１
４……ウ゛イア、１５……ウ゛イアパツド、１６
……パターンカツト部、１７，１８……デイスク
リートワイヤである。
す断面図、第２図は同プリント基板の平面図、第
３図は本考案によるプリント基板の別実施例の構
成を示す断面図、第４図は従来のプリント基板の
構成を示す断面図、第５図は従来のプリント基板
の平面図である。 図において、１０……プリント基板、１１……
ＬＳＩ素子、１２……端子、１３……信号層、１
４……ウ゛イア、１５……ウ゛イアパツド、１６
……パターンカツト部、１７，１８……デイスク
リートワイヤである。
Claims (1)
- 【実用新案登録請求の範囲】 表面に複数のＬＳＩ素子１１を搭載し、上記Ｌ
ＳＩ素子１１間を接続するために配線される信号
層１３を内層したプリント基板１０において、 前記ＬＳＩ素子１１間に、該信号層１３とウ゛
イア１４を介して接続されるパターンカツト部１
６を備えたウ゛イアパツド１５を基板表面に設け
たことを特徴とするプリント基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989064939U JPH036844U (ja) | 1989-06-05 | 1989-06-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989064939U JPH036844U (ja) | 1989-06-05 | 1989-06-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036844U true JPH036844U (ja) | 1991-01-23 |
Family
ID=31596321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989064939U Pending JPH036844U (ja) | 1989-06-05 | 1989-06-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036844U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101062A (ja) * | 1985-10-28 | 1987-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路装置実装モジユ−ル |
-
1989
- 1989-06-05 JP JP1989064939U patent/JPH036844U/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101062A (ja) * | 1985-10-28 | 1987-05-11 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路装置実装モジユ−ル |