JPH0368478B2 - - Google Patents
Info
- Publication number
- JPH0368478B2 JPH0368478B2 JP63125905A JP12590588A JPH0368478B2 JP H0368478 B2 JPH0368478 B2 JP H0368478B2 JP 63125905 A JP63125905 A JP 63125905A JP 12590588 A JP12590588 A JP 12590588A JP H0368478 B2 JPH0368478 B2 JP H0368478B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- loop
- current
- read
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004044 response Effects 0.000 claims description 8
- 239000002887 superconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004907 flux Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000005668 Josephson effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
〔概 要〕
ループ形の超伝導メモリセルに関し、
読み出し時の動作マージンを拡大することを目
的とし、 書き込まれたデータを周回電流としてループ内
に保持するメモリループと、該メモリループ内に
周回電流が流れているとき、所定のバイアス電流
が供給されるとスイツチするセスゲートと、該セ
ンスゲートのスイツチに応答してスイツチする第
１のORゲートと、所定の読み出しアドレス信号
に従つてスイツチする第２のORゲートと、該第
１および第２のORゲートが双方ともスイツチす
ると、これに応答してスイツチするANDゲート
と、を備えて構成している。
的とし、 書き込まれたデータを周回電流としてループ内
に保持するメモリループと、該メモリループ内に
周回電流が流れているとき、所定のバイアス電流
が供給されるとスイツチするセスゲートと、該セ
ンスゲートのスイツチに応答してスイツチする第
１のORゲートと、所定の読み出しアドレス信号
に従つてスイツチする第２のORゲートと、該第
１および第２のORゲートが双方ともスイツチす
ると、これに応答してスイツチするANDゲート
と、を備えて構成している。
本発明は超伝導メモリセルに関し、特に、ルー
プ形メモリセルに係り、読み出し時の動作マージ
ン拡大を意図した超伝導メモリセルに関する。
プ形メモリセルに係り、読み出し時の動作マージ
ン拡大を意図した超伝導メモリセルに関する。
一般に超伝導体は常伝導体にはない優れた特長
を有しており、例えば、超伝導体で形成された円
環（ループ）内の鎖交磁束がとびとびの値しかと
り得ない磁束量子化と呼ばれる性質や、２個の超
伝導体を極めて近い距離に接近させるとジヨセフ
ソン効果と呼ばれる超伝導体特有のトンネル現象
によつて超伝導状態と常伝導状態の間のスイツチ
ング現象がみられる。
を有しており、例えば、超伝導体で形成された円
環（ループ）内の鎖交磁束がとびとびの値しかと
り得ない磁束量子化と呼ばれる性質や、２個の超
伝導体を極めて近い距離に接近させるとジヨセフ
ソン効果と呼ばれる超伝導体特有のトンネル現象
によつて超伝導状態と常伝導状態の間のスイツチ
ング現象がみられる。
近時、このような超伝導体の特長を利用して
種々の超高速デバイスが試みられており、超伝導
メモリセルもそのひとつである。
種々の超高速デバイスが試みられており、超伝導
メモリセルもそのひとつである。
第２図は従来の超伝導メモリセルの一例を示す
図である。ループ形メモリセル１は、第１の分岐
路２ａおよび第２の分岐路２ｂを有するストレー
ジループ２と、第１の分岐路２ａに挿入されると
ともに、書き込みアドレス線３が磁気結合された
書き込みゲート４と、上記第２の分岐路２ｂおよ
び読み出しアドレス線５が磁気結合されたセンス
ゲート６と、を備えている。
図である。ループ形メモリセル１は、第１の分岐
路２ａおよび第２の分岐路２ｂを有するストレー
ジループ２と、第１の分岐路２ａに挿入されると
ともに、書き込みアドレス線３が磁気結合された
書き込みゲート４と、上記第２の分岐路２ｂおよ
び読み出しアドレス線５が磁気結合されたセンス
ゲート６と、を備えている。
なお、図中の略号Ｄは書き込みデータ（論理
“１”あるいは“０”）、WAはループ形メモリセル
１を指定する書き込みアドレス信号、RAはルー
プ形メモリセル１を指定する読み出しアドレス信
号、REは読み出しモード時に入力される読み出
しイネーブル信号である。また、図中の記号Ｘは
ジヨセフソン接合J1〜J5を示し、各々の接合毎に
適当な値の臨界電流Ic（接合が超伝導状態から常
伝導状態にスイツチするときのしきい値となる接
合を流れる電流）が選ばれている。
“１”あるいは“０”）、WAはループ形メモリセル
１を指定する書き込みアドレス信号、RAはルー
プ形メモリセル１を指定する読み出しアドレス信
号、REは読み出しモード時に入力される読み出
しイネーブル信号である。また、図中の記号Ｘは
ジヨセフソン接合J1〜J5を示し、各々の接合毎に
適当な値の臨界電流Ic（接合が超伝導状態から常
伝導状態にスイツチするときのしきい値となる接
合を流れる電流）が選ばれている。
このような構成において、データの書き込みお
よび読み出しの動作は以下のとおり行われる。
よび読み出しの動作は以下のとおり行われる。
書き込み
今、ループ形メモリセル１は“０”状態と仮定
し、このループ形メモリセル１に“１”を書き込
む場合を考える。まず、WAが入力されることに
より多数のループ形メモリセルの中からこのルー
プ形メモリセル１が選択されると、ほぼ同時にＤ
（書き込みデータ、この場合“１”）が入力され
る。このWA、Ｄ入力時においては、WAは書き込
みアドレス線３から磁気結合を介して書き込みゲ
ート４に伝えられるのでＤの立上がりに比してわ
ずかに遅い。このため、WA、Ｄの入力過度期で
は書き込みゲート４のJ1〜J3は超伝導状態にあ
り、Ｄは次式に示す超伝導ループの磁束保存側
に従つて第１の分岐路２ａおよび第２の分岐路２
ｂの双方に均等の電流（ID／２、但し、IDはＤに
よつて流れる電流）となつて流れる。
し、このループ形メモリセル１に“１”を書き込
む場合を考える。まず、WAが入力されることに
より多数のループ形メモリセルの中からこのルー
プ形メモリセル１が選択されると、ほぼ同時にＤ
（書き込みデータ、この場合“１”）が入力され
る。このWA、Ｄ入力時においては、WAは書き込
みアドレス線３から磁気結合を介して書き込みゲ
ート４に伝えられるのでＤの立上がりに比してわ
ずかに遅い。このため、WA、Ｄの入力過度期で
は書き込みゲート４のJ1〜J3は超伝導状態にあ
り、Ｄは次式に示す超伝導ループの磁束保存側
に従つて第１の分岐路２ａおよび第２の分岐路２
ｂの双方に均等の電流（ID／２、但し、IDはＤに
よつて流れる電流）となつて流れる。
La×Ia＝Lb×Ib ……
但し、La、Lb：第１の分岐路２ａおよび第２
の分岐路２ｂ各々のリアクタンス Ia、Ib：第１の分岐路２ａおよび第２の分岐路
２ｂを流れる電流（ID／２） WAが充分に立ち上がつて書き込みゲート４に
このWAによる誘起電流が流れると、J1〜J3がス
イツチして第１の分岐路２ａが開放される。
の分岐路２ｂ各々のリアクタンス Ia、Ib：第１の分岐路２ａおよび第２の分岐路
２ｂを流れる電流（ID／２） WAが充分に立ち上がつて書き込みゲート４に
このWAによる誘起電流が流れると、J1〜J3がス
イツチして第１の分岐路２ａが開放される。
このため、第１の分岐路２ａを流れていたIaは
第２の分岐路２ｂ側に流れ、第２の分岐路２ｂに
はIa＋Ib（すなわちID）が流れる。
第２の分岐路２ｂ側に流れ、第２の分岐路２ｂに
はIa＋Ib（すなわちID）が流れる。
その結果、第１の分岐路２ａを流れる電流が０
となり、書き込みゲート４の電源が断たれ、書き
込みゲート４のJ1〜J3は再び超伝導状態へと復帰
する。これにより、第１の分岐路２ａおよび第２
分岐路２ｂが超伝導ループを構成し、このループ
内に次式で示す周回電流Icirが流れる。
となり、書き込みゲート４の電源が断たれ、書き
込みゲート４のJ1〜J3は再び超伝導状態へと復帰
する。これにより、第１の分岐路２ａおよび第２
分岐路２ｂが超伝導ループを構成し、このループ
内に次式で示す周回電流Icirが流れる。
Icir＝2Φo／ＬID／２ ……
但し、Φo：磁束量子
Ｌ：La＋Lb
この状態でＤを０にすると、Icirは、
Icir2Φo／Ｌ ……
となつてID分が取り除かれ、残つたIcirがストレー
ジループ２内に永久的に封じ込められる。すなわ
ち、ストレージループ２内にIcirが流れている状
態が論理“１”に対応する。
ジループ２内に永久的に封じ込められる。すなわ
ち、ストレージループ２内にIcirが流れている状
態が論理“１”に対応する。
一方、論理“０”の書き込みにおいては、WA
のみ入力され、Ｄは書き込みデータが“０”であ
ることから入力されない。前の状態が“０”であ
ればなにも起こらずストレージループ２内は
“０”のままである。前の状態が“１”であれば
Icirが流れている。J1〜J3はIcirとWAとによつてス
イツチし、このことにより、Icirはすみやかに０
となる。よつて、ストレージループ２内は“０”
となる。
のみ入力され、Ｄは書き込みデータが“０”であ
ることから入力されない。前の状態が“０”であ
ればなにも起こらずストレージループ２内は
“０”のままである。前の状態が“１”であれば
Icirが流れている。J1〜J3はIcirとWAとによつてス
イツチし、このことにより、Icirはすみやかに０
となる。よつて、ストレージループ２内は“０”
となる。
読み出し
読み出し動作は、まず、センスゲート６のJ4、
J5にREによるバイアス電流IBを供給することか
ら始まる。次いで、このループ形メモリセル１を
選択するためのRAが入力されると、センスゲー
ト６のJ4、J5にはRAの入力に伴う制御電流ICTが
流れる。今、センスゲート６のJ4、J5には（IB＋
ICT）が流れているが、まだ臨界電流Ic以下なの
でスイツチしない。このとき、ストレージループ
２に“１”が書き込まれていると（Icirが流れて
いると）、センスゲート６のJ4、J5には上記IBお
よびICTに加えて、さらにIcirに伴う情報電流Idも
流れ、これら（IB＋ICT＋Id）によつてJ4、J5が電
圧状態にスイツチする。このように、センスゲー
ト６のスイツチ動作は、ストレージループ２の書
き込み情報に対応（スイツチ動作あり→“１”、
スイツチ動作なし→“０”）し、このスイツチ動
作をモニタすることにより、書き込み情報を読み
出すことができる。
J5にREによるバイアス電流IBを供給することか
ら始まる。次いで、このループ形メモリセル１を
選択するためのRAが入力されると、センスゲー
ト６のJ4、J5にはRAの入力に伴う制御電流ICTが
流れる。今、センスゲート６のJ4、J5には（IB＋
ICT）が流れているが、まだ臨界電流Ic以下なの
でスイツチしない。このとき、ストレージループ
２に“１”が書き込まれていると（Icirが流れて
いると）、センスゲート６のJ4、J5には上記IBお
よびICTに加えて、さらにIcirに伴う情報電流Idも
流れ、これら（IB＋ICT＋Id）によつてJ4、J5が電
圧状態にスイツチする。このように、センスゲー
ト６のスイツチ動作は、ストレージループ２の書
き込み情報に対応（スイツチ動作あり→“１”、
スイツチ動作なし→“０”）し、このスイツチ動
作をモニタすることにより、書き込み情報を読み
出すことができる。
しかしながら、このような従来の超伝導メモリ
セルにあつては、センスゲート６にIBおよびICT
の２つの電流を流し、これに加算されるIdの大き
さに依つて情報の“１”、“０”を読み出す構成と
なつていたため、J4、J5の臨界電流Icの設定にあ
つては、（IB＋ICT）を超え、かつ、（IB＋ICT＋Id）
以下にしなければならないが、実際には、IB、
ICT、Idの各々の大きさを厳密に設定することは
極めて困難であり、また、Icにもある程度のバラ
ツキが避けられないので、読み出し時の動作マー
ジンを広くとることができないといつた問題点が
あつた。
セルにあつては、センスゲート６にIBおよびICT
の２つの電流を流し、これに加算されるIdの大き
さに依つて情報の“１”、“０”を読み出す構成と
なつていたため、J4、J5の臨界電流Icの設定にあ
つては、（IB＋ICT）を超え、かつ、（IB＋ICT＋Id）
以下にしなければならないが、実際には、IB、
ICT、Idの各々の大きさを厳密に設定することは
極めて困難であり、また、Icにもある程度のバラ
ツキが避けられないので、読み出し時の動作マー
ジンを広くとることができないといつた問題点が
あつた。
本発明は、このような問題点に鑑みてなされた
もので、センスゲートに流し込む電流をバイアス
電流（従来のIBに相当）と情報電流（従来のId
に相当）の２つにすることにより、読み出し時の
動作マージンを拡大した超伝導メモリセルを提供
することを目的としている。
もので、センスゲートに流し込む電流をバイアス
電流（従来のIBに相当）と情報電流（従来のId
に相当）の２つにすることにより、読み出し時の
動作マージンを拡大した超伝導メモリセルを提供
することを目的としている。
本発明では、上記目的を達成するために、書き
込まれたデータを周回電流としてループ内に保持
するメモリループと、該メモリループ内に周回電
流が流れているとき、所定のバイアス電流が供給
されるとスイツチするセンスゲートと、該センス
ゲートのスイツチに応答してスイツチする第１の
ORゲートと、所定の読み出しアドレス信号に従
つてスイツチする第２のORゲートと、該第１お
よび第２のORゲートが双方ともスイツチする
と、これに応答してスイツチするANDゲートと、
を備えて構成している。
込まれたデータを周回電流としてループ内に保持
するメモリループと、該メモリループ内に周回電
流が流れているとき、所定のバイアス電流が供給
されるとスイツチするセンスゲートと、該センス
ゲートのスイツチに応答してスイツチする第１の
ORゲートと、所定の読み出しアドレス信号に従
つてスイツチする第２のORゲートと、該第１お
よび第２のORゲートが双方ともスイツチする
と、これに応答してスイツチするANDゲートと、
を備えて構成している。
本発明では、メモリループ内に周回電流が流れ
ている状態（情報“１”が書き込まれている）
で、所定のバイアス電流がセンスゲートに供給さ
れると、該センスゲートがスイツチ状態に転移し
て、その結果、情報“１”が読み出される。
ている状態（情報“１”が書き込まれている）
で、所定のバイアス電流がセンスゲートに供給さ
れると、該センスゲートがスイツチ状態に転移し
て、その結果、情報“１”が読み出される。
すなわち、センスゲートに流し込む電流は、所
定のバイアス電流（従来のIBに相当）および周
回電流に伴う情報電流（従来のIdに相当）の２つ
となり、従来の３つの電流（IB、ICT、Id）に比
して、上記２つの電流値の設定に伴う誤差は少な
いから、臨界電流Ic（ジヨセフソン接合のしきい
値）の設計余裕幅が増し、動作マージンを拡大す
ることができる。
定のバイアス電流（従来のIBに相当）および周
回電流に伴う情報電流（従来のIdに相当）の２つ
となり、従来の３つの電流（IB、ICT、Id）に比
して、上記２つの電流値の設定に伴う誤差は少な
いから、臨界電流Ic（ジヨセフソン接合のしきい
値）の設計余裕幅が増し、動作マージンを拡大す
ることができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る超伝導メモリセルの一実
施例を示す図であり、多数のループ形メモリセル
で構成された超伝導メモリ装置に適用した例であ
る。
施例を示す図であり、多数のループ形メモリセル
で構成された超伝導メモリ装置に適用した例であ
る。
第１図において、１０は多数のうちの１つのメ
モリセルである。メモリセル１０は、第１の分岐
路１１ａおよび第２の分岐路１１ｂを有するスト
レージループ（メモリループ）１１と、第１の分
岐路１１ａに挿入されるとともに、書き込みアド
レス線１２が磁気結合された書き込みゲート１３
と、第２の分岐路１１ｂが磁気結合された第１の
読み出しゲート（センスゲート）１４と、第１の
ORゲート１５や第２のORゲート１６および
ANDゲート１７を含むMTVL（modified
variable threshold logic）ユニツトセル１８と、
第２の読み出しゲート１９と、を有して構成され
ている。
モリセルである。メモリセル１０は、第１の分岐
路１１ａおよび第２の分岐路１１ｂを有するスト
レージループ（メモリループ）１１と、第１の分
岐路１１ａに挿入されるとともに、書き込みアド
レス線１２が磁気結合された書き込みゲート１３
と、第２の分岐路１１ｂが磁気結合された第１の
読み出しゲート（センスゲート）１４と、第１の
ORゲート１５や第２のORゲート１６および
ANDゲート１７を含むMTVL（modified
variable threshold logic）ユニツトセル１８と、
第２の読み出しゲート１９と、を有して構成され
ている。
なお、MTVLユニツトセルは、通常２つのOR
ゲートと１つのANDゲートで構成されているが、
本発明の場合、２つのORゲートの入力はそれぞ
れ１つであり、実質的にスイツチとして機能して
いる。また、図中の略号DATAはクロツクφ3の
タイミングで必要に応じて入力される書き込みデ
ータ（論理“１”あるいは“０”）、WADRSは書き
込み時に必要に応じてこのメモリセル１０を指定
する書き込みアドレス信号（タイミングφ3で入
力される）、RADRSは読み出し時に必要に応じてこ
のメモリセル１０を指定する読み出しアドレス信
号（タイミングφ1で入力される）、RBIASは読み出
し動作時にタイミングφ2で入力される読み出し
バイアス、RENBLEは読み出し動作時にタイミング
φ2で入力される読み出しイネーブル信号である。
上記クロツクφ1〜φ3はφ1，φ2，φ3、の順でタイ
ミングが取られており、かつ、各クロツク間の位
相差は120゜である。
ゲートと１つのANDゲートで構成されているが、
本発明の場合、２つのORゲートの入力はそれぞ
れ１つであり、実質的にスイツチとして機能して
いる。また、図中の略号DATAはクロツクφ3の
タイミングで必要に応じて入力される書き込みデ
ータ（論理“１”あるいは“０”）、WADRSは書き
込み時に必要に応じてこのメモリセル１０を指定
する書き込みアドレス信号（タイミングφ3で入
力される）、RADRSは読み出し時に必要に応じてこ
のメモリセル１０を指定する読み出しアドレス信
号（タイミングφ1で入力される）、RBIASは読み出
し動作時にタイミングφ2で入力される読み出し
バイアス、RENBLEは読み出し動作時にタイミング
φ2で入力される読み出しイネーブル信号である。
上記クロツクφ1〜φ3はφ1，φ2，φ3、の順でタイ
ミングが取られており、かつ、各クロツク間の位
相差は120゜である。
図中の記号Ｘはジヨセフソン接合J10〜J18を示
し、各々の接合毎に適当な臨界電流が選ばれてい
る。また、R10〜R16は抵抗、L10、L10′〜L14、
L14′はそれぞれ同一の添字同士が組となつた磁気
結合用のリアクタンスを表わしている。
し、各々の接合毎に適当な臨界電流が選ばれてい
る。また、R10〜R16は抵抗、L10、L10′〜L14、
L14′はそれぞれ同一の添字同士が組となつた磁気
結合用のリアクタンスを表わしている。
次に作用を説明する。
上記構成において、例えば、書き込みゲート１
３およびセンスゲート１４内のジヨセフソン接合
J10〜J14の臨界電流を、J10→0.1mA、J11→
0.2mA、J12→0.1mA、J13→0.1mA、J14→0.1mA
とし、ストレージループ１１内の周回電流Icirを、
Icir→0.2mAとした場合の書き込みおよび読み出
しの動作について説明する。
３およびセンスゲート１４内のジヨセフソン接合
J10〜J14の臨界電流を、J10→0.1mA、J11→
0.2mA、J12→0.1mA、J13→0.1mA、J14→0.1mA
とし、ストレージループ１１内の周回電流Icirを、
Icir→0.2mAとした場合の書き込みおよび読み出
しの動作について説明する。
書き込み動作
今、ストレージループ１１内のIcirが０である
とき、すなわち、“０”が書き込まれている場合
にクロツクφ3のタイミングでDATAおよびWADRS
が入力されると、まず、DATAにより第１の分
岐路１１ａおよび第２の分岐路１１ｂにほぼ等値
の電流が流れる。次いで、WADRSがL10、L11から
L10′、L11′に磁気的に伝えられ、これにより、書
き込みゲート１３のJ10〜J12が電圧状態にスイツ
チし、第１の分岐路１１ａを流れていた電流は、
第２の分岐路１１ｂの電流に加算され、第１の分
岐路１１ａの電流が０となる。この結果、書き込
みゲート１３のJ10〜J12は再び超伝導状態に復帰
し、第１の分岐路１１ａおよび第２の分岐路１１
ｂからなる超伝導ループが形成され、このループ
内に周回電流Icir（本実施例の場合0.2mA）が流れ
る。このIcirはDATAやWADRSを０にした後もほぼ
永久的に流れ続け、ストレージループ１１内に
“１”を保持する。なお、“０”の書き込みは、従
来例で説明したものと同様の動作で実現される。
とき、すなわち、“０”が書き込まれている場合
にクロツクφ3のタイミングでDATAおよびWADRS
が入力されると、まず、DATAにより第１の分
岐路１１ａおよび第２の分岐路１１ｂにほぼ等値
の電流が流れる。次いで、WADRSがL10、L11から
L10′、L11′に磁気的に伝えられ、これにより、書
き込みゲート１３のJ10〜J12が電圧状態にスイツ
チし、第１の分岐路１１ａを流れていた電流は、
第２の分岐路１１ｂの電流に加算され、第１の分
岐路１１ａの電流が０となる。この結果、書き込
みゲート１３のJ10〜J12は再び超伝導状態に復帰
し、第１の分岐路１１ａおよび第２の分岐路１１
ｂからなる超伝導ループが形成され、このループ
内に周回電流Icir（本実施例の場合0.2mA）が流れ
る。このIcirはDATAやWADRSを０にした後もほぼ
永久的に流れ続け、ストレージループ１１内に
“１”を保持する。なお、“０”の書き込みは、従
来例で説明したものと同様の動作で実現される。
読み出し
ストレージループ１１内に情報“１”が書き込
まれている場合において、まず、RADRSがクロツ
クφ1のタイミングで第２のORゲート１６に加え
られると、第２のORゲート１６はクロツクφ2の
タイミングで加えられたRBIASによりゲートをス
イツチし、ANDゲート１７に出力電流I1を供給
する。このとき、ANDゲート１７はI1のみでは
超伝導状態を維持するようになつており、Ａ点の
電位をOVに保つ。
まれている場合において、まず、RADRSがクロツ
クφ1のタイミングで第２のORゲート１６に加え
られると、第２のORゲート１６はクロツクφ2の
タイミングで加えられたRBIASによりゲートをス
イツチし、ANDゲート１７に出力電流I1を供給
する。このとき、ANDゲート１７はI1のみでは
超伝導状態を維持するようになつており、Ａ点の
電位をOVに保つ。
一方、上記クロツクφ2のタイミングで入力さ
れたRBIASは、第１の読み出しゲート１４にも供
給されており、第１の読み出しゲート１４にはこ
のRBIASによるバイアス電流IBと、ストレージル
ープ１１内の周回電流IcirによつてL12′に生じた情
報電流Idとの和が流れることになる。
れたRBIASは、第１の読み出しゲート１４にも供
給されており、第１の読み出しゲート１４にはこ
のRBIASによるバイアス電流IBと、ストレージル
ープ１１内の周回電流IcirによつてL12′に生じた情
報電流Idとの和が流れることになる。
今、（IB＋Id）の値がJ13、J14の臨界電流を超
えていた場合、J13、J14がスイツチし、第１の読
み出しゲート１４の出力側Ｂ点の電位が上昇す
る。
えていた場合、J13、J14がスイツチし、第１の読
み出しゲート１４の出力側Ｂ点の電位が上昇す
る。
ここで、第１の読み出しゲート１４に流れる電
流は、情報“１”の読み出し時において、IBと
Idであり、また、ストレージループ１１に情報が
書き込まれていないとき（すなわち、情報“０”）
には、IBのみとなる。したがつて、情報“１”
と“０”では、それぞれ“１”→Id＋IB、“０”
→IBとなり、J13、J14の臨界電流の値をこれらId
＋IBおよびIBの間に収めるように適当に設定す
ればよいことになる。このことは、従来の臨界電
流の設定がIB、ICTおよびIdの３つの電流を考慮
することに比べ、２つの電流（IB、Id）の考慮
でよいので、L12、L12′、J13、J14などをはじめと
した超伝導回路各部の設計に余裕を持たせること
ができ、結局、動作マージンを拡大して安定した
回路動作を得ることができる。
流は、情報“１”の読み出し時において、IBと
Idであり、また、ストレージループ１１に情報が
書き込まれていないとき（すなわち、情報“０”）
には、IBのみとなる。したがつて、情報“１”
と“０”では、それぞれ“１”→Id＋IB、“０”
→IBとなり、J13、J14の臨界電流の値をこれらId
＋IBおよびIBの間に収めるように適当に設定す
ればよいことになる。このことは、従来の臨界電
流の設定がIB、ICTおよびIdの３つの電流を考慮
することに比べ、２つの電流（IB、Id）の考慮
でよいので、L12、L12′、J13、J14などをはじめと
した超伝導回路各部の設計に余裕を持たせること
ができ、結局、動作マージンを拡大して安定した
回路動作を得ることができる。
再び読み出し動作の説明に戻り、IB＋Idによ
つて第１の読み出しゲート１４ががスイツチし、
Ｂ点の電位が上昇すると、Ｂ点に接続された第１
のORゲート１５がスイツチしてANDゲート１７
に出力電流I2を供給する。ANDゲート１７には
既にI1が供給されているので、ANDゲート１７
はこれらI1およびI2の加算値（I2＋I2）の供給に
よつてスイツチする。これによりＡ点の電位が上
昇し、L13、L14からL13′、L14′に制御電流が流し
込まれる。その結果、第２の読み出しゲート１９
のJ17、J18がストレージループ１１の書き込み情
報“１”に応じてスイツチすることとなり、この
スイツチ状態をモニターすることで、メモリセル
１０の情報が読み出される。
つて第１の読み出しゲート１４ががスイツチし、
Ｂ点の電位が上昇すると、Ｂ点に接続された第１
のORゲート１５がスイツチしてANDゲート１７
に出力電流I2を供給する。ANDゲート１７には
既にI1が供給されているので、ANDゲート１７
はこれらI1およびI2の加算値（I2＋I2）の供給に
よつてスイツチする。これによりＡ点の電位が上
昇し、L13、L14からL13′、L14′に制御電流が流し
込まれる。その結果、第２の読み出しゲート１９
のJ17、J18がストレージループ１１の書き込み情
報“１”に応じてスイツチすることとなり、この
スイツチ状態をモニターすることで、メモリセル
１０の情報が読み出される。
このように本実施例では、第１の読み出しゲー
ト１４に流れる電流をIBおよびIdの２つ（但し、
“１”の読み出し時）としているので、第１の読
み出しゲート１４の設計（例えば、J13、J14のし
きい値）に余裕を持たせることができる。すなな
わち、読み出し時の動作マージンを拡大すること
ができ、回路動作を安定することができる。
ト１４に流れる電流をIBおよびIdの２つ（但し、
“１”の読み出し時）としているので、第１の読
み出しゲート１４の設計（例えば、J13、J14のし
きい値）に余裕を持たせることができる。すなな
わち、読み出し時の動作マージンを拡大すること
ができ、回路動作を安定することができる。
本発明によれば、センスゲートに流し込む電流
を、バイアス電流と情報電流の２つにしているの
で、読み出し時の動作マージンを拡大することが
でき、回路動作の安定した超伝導メモリセルを実
現することができる。
を、バイアス電流と情報電流の２つにしているの
で、読み出し時の動作マージンを拡大することが
でき、回路動作の安定した超伝導メモリセルを実
現することができる。
第１図は本発明に係る超伝導メモリセルの一実
施例を示すその構成図、第２図は従来の超伝導メ
モリセルを示すその構成図である。 １１……ストレージループ（メモリーループ）、
１４……第１の読み出しゲート（センスゲート）、
１５……第１のORゲート、１６……第２のOR
ゲート、１７……ANDゲート。
施例を示すその構成図、第２図は従来の超伝導メ
モリセルを示すその構成図である。 １１……ストレージループ（メモリーループ）、
１４……第１の読み出しゲート（センスゲート）、
１５……第１のORゲート、１６……第２のOR
ゲート、１７……ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 書き込まれたデータを周回電流としてループ
内に保持するメモリループと、 該メモリループ内に周回電流が流れていると
き、所定のバイアス電流が供給されるとスイツチ
するセンスゲートと、 該センスゲートのスイツチに応答してスイツチ
する第１のORゲートと、 所定の読み出しアドレス信号に従つてスイツチ
する第２のORゲートと、 該第１および第２のORゲートが双方ともスイ
ツチすると、これに応答してスイツチするAND
ゲートと、 を備えたことを特徴とする超伝導メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125905A JPH01296492A (ja) | 1988-05-25 | 1988-05-25 | 超伝導メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125905A JPH01296492A (ja) | 1988-05-25 | 1988-05-25 | 超伝導メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01296492A JPH01296492A (ja) | 1989-11-29 |
| JPH0368478B2 true JPH0368478B2 (ja) | 1991-10-28 |
Family
ID=14921813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125905A Granted JPH01296492A (ja) | 1988-05-25 | 1988-05-25 | 超伝導メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01296492A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605929B2 (ja) * | 1990-06-13 | 1997-04-30 | 日本電気株式会社 | ジョセフソンセンス回路 |
-
1988
- 1988-05-25 JP JP63125905A patent/JPH01296492A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01296492A (ja) | 1989-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10923646B2 (en) | Superconducting switch having a persistent and a non-persistent state | |
| US6147922A (en) | Non-volatile storage latch | |
| US4365317A (en) | Superconductive latch circuit | |
| US6515895B2 (en) | Non-volatile magnetic register | |
| JPH035063B2 (ja) | ||
| JPH0197016A (ja) | 半導体集積回路装置 | |
| Gueret et al. | Investigations for a Josephson computer main memory with single-flux-quantum cells | |
| EP0366530B1 (en) | Josephson memory circuit | |
| US10910544B2 (en) | Using a magnetic Josephson junction device as a pi inverter | |
| US7092285B1 (en) | State save-on-power-down using GMR non-volatile elements | |
| JPH01296492A (ja) | 超伝導メモリセル | |
| US7372723B1 (en) | State save-on-power-down using GMR non-volatile elements | |
| JPS5829198A (ja) | ジヨセフソン・メモリ回路 | |
| JPS5866419A (ja) | 超電導回路 | |
| JPS5917725A (ja) | 超電導メモリ形論理アレイ | |
| JP2765326B2 (ja) | ジョセフソン極性切換型駆動回路 | |
| Chan et al. | A tri-stable-state Josephson device memory cell | |
| JPH0646516B2 (ja) | ジヨセフソン素子を用いたデコ−ダ回路 | |
| JPH01296494A (ja) | 直流電源駆動型超電導メモリ回路 | |
| JPH0226417B2 (ja) | ||
| JPS62114197A (ja) | ジヨセフソン効果を用いた記憶セル | |
| JPH0413799B2 (ja) | ||
| JPS58147891A (ja) | ジヨセフソンラツチ回路 | |
| JPH02116091A (ja) | ジョセフソンメモリ回路 | |
| JPS61243999A (ja) | ジヨセフソン効果を用いた記憶セル駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |