JPH0368543A - 容量素子とその製造方法 - Google Patents
容量素子とその製造方法Info
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- JPH0368543A JPH0368543A JP1205063A JP20506389A JPH0368543A JP H0368543 A JPH0368543 A JP H0368543A JP 1205063 A JP1205063 A JP 1205063A JP 20506389 A JP20506389 A JP 20506389A JP H0368543 A JPH0368543 A JP H0368543A
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- Japan
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- polysilicon
- film
- electrode
- oxide film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は容量素子、特にシリコンＭＯ３ＦＥＴ集積回路
に好適な容量素子及びその製造方法に関するものである
。
に好適な容量素子及びその製造方法に関するものである
。
シリコンＭＯ５ＦＥＴ集積回路の代表格であるＤＲＡＭ
は、近年さらに大容量化され、１６ＭｂｉｔＤＲＡＭの
開発が行われるに至った。この大容量化の流れの中で、
容量素子の構造は、最も基本的なプレーナ型からトレン
チ型、スタックド型へと進化してきた。この中でもスタ
ックド型容量素子は、容量の増大化が比較的簡単であり
、また信頼性の高い絶縁膜の開発にも恵まれて、今後の
ＤＲＡＭの主流になると見られている。スタックド型容
量素子の中でも、基本的な構造を第３図に示す。これは
、日経エレクトロニクス、 １９８５年６月３日号、
２０９１〜２３１頁ニｒ使いやすさと作りやすさを目指
してＩＭダイナミックＲＡＭを開発」と題して発表され
たものである。第３図において、電荷Ｍ積ポリシリコン
１０６がゲートポリシリコン１０３．１０３ ’上に形
成されており、ブレーナ型容量素子に比べて容量が稼げ
ることがわかる。図中、１０１はシリコン基板、１ｏ２
はフィールド酸化膜、 １０４，１０４’はＮ−層、
１０５，１０５’はＮ＋層、 １０８は容量窒化膜、１
０９は対向電極ポリシリコン、 ＋１０は層間絶縁膜、
１１１はビット線、 ２００，２００’はスペーサ酸
化膜である６ 〔発明が解決しようとする課題］ しかしながら、上述した従来例では、容量を増加させる
ためには、電荷蓄積ポリシリコン１０６の膜厚を増加さ
せる以外に方法がない。膜厚を増加させた場合に問題と
なるのが、ポリシリコンへの不純物のドーピングである
。電荷蓄積ポリシリコン＋０６は、金属的な性質を必要
とされるため、高濃度にドープされている必要がある。
は、近年さらに大容量化され、１６ＭｂｉｔＤＲＡＭの
開発が行われるに至った。この大容量化の流れの中で、
容量素子の構造は、最も基本的なプレーナ型からトレン
チ型、スタックド型へと進化してきた。この中でもスタ
ックド型容量素子は、容量の増大化が比較的簡単であり
、また信頼性の高い絶縁膜の開発にも恵まれて、今後の
ＤＲＡＭの主流になると見られている。スタックド型容
量素子の中でも、基本的な構造を第３図に示す。これは
、日経エレクトロニクス、 １９８５年６月３日号、
２０９１〜２３１頁ニｒ使いやすさと作りやすさを目指
してＩＭダイナミックＲＡＭを開発」と題して発表され
たものである。第３図において、電荷Ｍ積ポリシリコン
１０６がゲートポリシリコン１０３．１０３ ’上に形
成されており、ブレーナ型容量素子に比べて容量が稼げ
ることがわかる。図中、１０１はシリコン基板、１ｏ２
はフィールド酸化膜、 １０４，１０４’はＮ−層、
１０５，１０５’はＮ＋層、 １０８は容量窒化膜、１
０９は対向電極ポリシリコン、 ＋１０は層間絶縁膜、
１１１はビット線、 ２００，２００’はスペーサ酸
化膜である６ 〔発明が解決しようとする課題］ しかしながら、上述した従来例では、容量を増加させる
ためには、電荷蓄積ポリシリコン１０６の膜厚を増加さ
せる以外に方法がない。膜厚を増加させた場合に問題と
なるのが、ポリシリコンへの不純物のドーピングである
。電荷蓄積ポリシリコン＋０６は、金属的な性質を必要
とされるため、高濃度にドープされている必要がある。
膜厚の厚いポリシリコンに対して高濃度にドーピングす
るためには、高温で長時間の熱処理を必要とする。
るためには、高温で長時間の熱処理を必要とする。
方、既に述べたような大容量ＤＲＡＭでは、トランジス
タのショートチャネル効果抑制などのため、熱処理は低
温で短時間にする必要がある。従って、この高温長時間
の熱処理は、その他のデバイスに対して深刻な悪影響を
及ぼすことになる。
タのショートチャネル効果抑制などのため、熱処理は低
温で短時間にする必要がある。従って、この高温長時間
の熱処理は、その他のデバイスに対して深刻な悪影響を
及ぼすことになる。
本発明の目的は、２つの電極とそれらに挾まれる絶縁膜
で構成される容量素子の一方の電極の表面部分のみが、
金属的な性質を持つ材料で構成されているという構造を
持つことによって、容量素子の製造方法の中の熱処理を
低温で短時間に行うことができ、かつ大容量ＤＲＡＭｔ
こ必要なだけの容量を確保することにある。
で構成される容量素子の一方の電極の表面部分のみが、
金属的な性質を持つ材料で構成されているという構造を
持つことによって、容量素子の製造方法の中の熱処理を
低温で短時間に行うことができ、かつ大容量ＤＲＡＭｔ
こ必要なだけの容量を確保することにある。
前記目的を達成するため、本発明の容量素子の構造にお
いては、第１の電極及び第２の電極と、該両電極に挾ま
れる容量絶縁膜とで構成される容量素子において、前記
第１の電極の内部が、第１の電極の表面とは別の材料で
形成されているものである。
いては、第１の電極及び第２の電極と、該両電極に挾ま
れる容量絶縁膜とで構成される容量素子において、前記
第１の電極の内部が、第１の電極の表面とは別の材料で
形成されているものである。
また本発明の容量素子の製造方法は、第１の導電体膜、
第２の膜、第３の導電体膜を順に堆積する工程と、前記
の第１導電体膜、第２の膜、第３導電体膜からなる層構
造を所望の形状にエツチングする工程と、第４の導電体
膜を堆積し、第４の導電体膜をエッチバックして前記層
構造の側壁に残し、第２の膜を第１．第３．第４の導電
体膜で包み込む工程とを少なくとも含むものである。
第２の膜、第３の導電体膜を順に堆積する工程と、前記
の第１導電体膜、第２の膜、第３導電体膜からなる層構
造を所望の形状にエツチングする工程と、第４の導電体
膜を堆積し、第４の導電体膜をエッチバックして前記層
構造の側壁に残し、第２の膜を第１．第３．第４の導電
体膜で包み込む工程とを少なくとも含むものである。
【実施例］
以下、本発明の一実施例を図により説明する。
第１図は本発明の容量素子構造の一実施例を示す模式的
断面図である。
断面図である。
図において、ｌ（Ｈはシリコン基板、１ｏ２はフィール
ド酸化膜、 １０３，１０３’はゲートポリシリコン、
１０４．１０４’はＮ−層、 １０５．１０５’はＮ
＋層、 １０６は電荷蓄積ポリシリコン、１０７は酸化
膜、 １０８は容量窒化膜。
ド酸化膜、 １０３，１０３’はゲートポリシリコン、
１０４．１０４’はＮ−層、 １０５．１０５’はＮ
＋層、 １０６は電荷蓄積ポリシリコン、１０７は酸化
膜、 １０８は容量窒化膜。
１０９は対向電極ポリシリコン、１１０は層間絶縁膜。
Ｉｌｌはビット線、 ２００．２００’はスペーサ酸化
膜である。
膜である。
この実施例では、電荷蓄積用の電極の表面が、ポリシリ
コン１０６で形成され、電極内部は酸化膜１０７で形成
されている。
コン１０６で形成され、電極内部は酸化膜１０７で形成
されている。
第２図（ａ）〜（ｅ）は本発明の素子分離領域の製造方
法の一実施例を示す模式的断面図である。
法の一実施例を示す模式的断面図である。
この製造方法は、まず第２図（ａ）に示すように、シリ
コン基板１０１上に通常の方法で膜厚６００ｎｍのフィ
ールド酸化膜＋０２を形成した後、膜厚２００ｎｍのゲ
ートポリシリコン１０３．１０３’、サイドウオール幅
１１００ｎのスペーサ酸化膜２００，２００’、Ｎ Ｍ
２Ｏ３，１０４’、Ｎ＋層１０５．１０５’を形成して
、スイッチングトランジスタを作成する。スペーサ酸化
膜２００，２００’のゲートポリシリコン１０３．１０
３’上の膜厚は、２００ｎ ｍである。
コン基板１０１上に通常の方法で膜厚６００ｎｍのフィ
ールド酸化膜＋０２を形成した後、膜厚２００ｎｍのゲ
ートポリシリコン１０３．１０３’、サイドウオール幅
１１００ｎのスペーサ酸化膜２００，２００’、Ｎ Ｍ
２Ｏ３，１０４’、Ｎ＋層１０５．１０５’を形成して
、スイッチングトランジスタを作成する。スペーサ酸化
膜２００，２００’のゲートポリシリコン１０３．１０
３’上の膜厚は、２００ｎ ｍである。
次に第２図（ロ）に示すように、スペーサ酸化膜２００
、２００ ’上に酸化膜を５０ｎｍ堆積した後に、その
酸化膜のうちＮ＋層１り５′上の部分をエツチング除去
して酸化膜２０１，２０１’を形成する。下面ポリシリ
コン２０２を１００ｎ ｍ堆積してリン拡散を行った後
、８００ｎｍの酸化膜１０７．１１００ｎの上面ポリシ
リコン２０３を堆積して再度リン拡散を行う。
、２００ ’上に酸化膜を５０ｎｍ堆積した後に、その
酸化膜のうちＮ＋層１り５′上の部分をエツチング除去
して酸化膜２０１，２０１’を形成する。下面ポリシリ
コン２０２を１００ｎ ｍ堆積してリン拡散を行った後
、８００ｎｍの酸化膜１０７．１１００ｎの上面ポリシ
リコン２０３を堆積して再度リン拡散を行う。
次に第２図（ロ）に示すように、上面ポリシリコン２０
３、酸化Ｍ２Ｏ３、下面ポリシリコン２０２に対して、
反応性イオンエツチングを行い、所望の形状を得る。
３、酸化Ｍ２Ｏ３、下面ポリシリコン２０２に対して、
反応性イオンエツチングを行い、所望の形状を得る。
さらに、第２図０に示すように、ポリシリコン２０３の
上面、ポリシリコン２０３’、”２０２及び酸化膜１０
７の側面、酸化膜２０１，２０１’の上面上に側面ポリ
シリコン２０４を１１００ｎ堆積し、リン拡散を行う。
上面、ポリシリコン２０３’、”２０２及び酸化膜１０
７の側面、酸化膜２０１，２０１’の上面上に側面ポリ
シリコン２０４を１１００ｎ堆積し、リン拡散を行う。
次に第２図（ｅ）に示すように反応性イオンエツチング
によって、側面ポリシリコン２０４をエッチバックを行
い、側面ポリシリコン２０４を側面に残し、酸化膜層０
７の周囲を上面ポリシリコン２０３及び下面ポリシリコ
ン２０２並びに側面ポリシリコン２０４にて包み込むこ
とにより、電極内部が酸化膜１０７で形成されるととも
に電極表面がポリシリコン２０２．２０３、２０４ （
１０６）で形成された電荷蓄積用の電極を構成する。
によって、側面ポリシリコン２０４をエッチバックを行
い、側面ポリシリコン２０４を側面に残し、酸化膜層０
７の周囲を上面ポリシリコン２０３及び下面ポリシリコ
ン２０２並びに側面ポリシリコン２０４にて包み込むこ
とにより、電極内部が酸化膜１０７で形成されるととも
に電極表面がポリシリコン２０２．２０３、２０４ （
１０６）で形成された電荷蓄積用の電極を構成する。
この後、容量窒化膜１０８、対向電極ポリシリコン１０
９、層間絶縁膜＋１０、ビット線１１１を形成して、第
１図の構造を形成する。
９、層間絶縁膜＋１０、ビット線１１１を形成して、第
１図の構造を形成する。
以上の工程の中で使用したリン拡散の温度は、全て９０
０℃であり、−回当りの時間は４０分、合計１２０分で
ある。
０℃であり、−回当りの時間は４０分、合計１２０分で
ある。
［発明の効果］
以上述べたように本発明では、第１の導電体膜、第２の
膜、第３の導電体膜を堆積する工程と、前記第１の導電
体膜、第２の膜、第３の導電体膜を所望の形状にエツチ
ングする工程と、第４の導電体膜を堆積する工程と、第
４の導電体膜をエッチバックして側壁に残す工程とによ
って、第１の電極の内部が、第１の電極の表面とは別の
材料で形成されている構造を形成することができる。
膜、第３の導電体膜を堆積する工程と、前記第１の導電
体膜、第２の膜、第３の導電体膜を所望の形状にエツチ
ングする工程と、第４の導電体膜を堆積する工程と、第
４の導電体膜をエッチバックして側壁に残す工程とによ
って、第１の電極の内部が、第１の電極の表面とは別の
材料で形成されている構造を形成することができる。
実施例では、容量素子の第１の電極を形成するのに必要
な熱処理は、９００℃、１２０分であったが、従来例の
構造によって同様の容量を得るためには、電極に使用す
るポリシリコンの膜厚がｌｐｍとなり、不純物をドープ
するのに必要な熱処理は、９００℃の場合にはもっと長
時間が必要であり、１２０分にしたい場合は、もっと高
温が必要である。従って、本発明の構造と製造方法によ
って、大きな容量を確保しながら、製造工程中の熱処理
を低温短時間にすることができるということがわかる。
な熱処理は、９００℃、１２０分であったが、従来例の
構造によって同様の容量を得るためには、電極に使用す
るポリシリコンの膜厚がｌｐｍとなり、不純物をドープ
するのに必要な熱処理は、９００℃の場合にはもっと長
時間が必要であり、１２０分にしたい場合は、もっと高
温が必要である。従って、本発明の構造と製造方法によ
って、大きな容量を確保しながら、製造工程中の熱処理
を低温短時間にすることができるということがわかる。
第１図は本発明の一実施例によって形成される容量素子
の模式的断面図、第２図（ａ）〜（ｅ）は本発明の容量
素子の製造方法の一実施例を説明するための断面図、第
３図は従来の容量素子の構造を説明するための模式的断
面図である。 ０１・・・シリコン基板 １０２・・・フィールド
酸化膜０３、１０３’・・・ゲートポリシリコン １０
４．１０４’・・・「層０５．１０５’・・・Ｎ＋層
１０６・・・電荷蓄積ポリシリコン０７．２０１，２
０１’・・・酸化膜 １０８・・・容量窒化膜０
９・・・対向電極ポリシリコン １１０・・・層間絶
縁膜１１・・・ビット線 ２００．２００ ’・・
・スペーサ酸化膜２０２・・・下面ポリシリコン ２０
３・・・上面ポリシリコン２０４・・・側面ポリシリコ
ン （（１）
の模式的断面図、第２図（ａ）〜（ｅ）は本発明の容量
素子の製造方法の一実施例を説明するための断面図、第
３図は従来の容量素子の構造を説明するための模式的断
面図である。 ０１・・・シリコン基板 １０２・・・フィールド
酸化膜０３、１０３’・・・ゲートポリシリコン １０
４．１０４’・・・「層０５．１０５’・・・Ｎ＋層
１０６・・・電荷蓄積ポリシリコン０７．２０１，２
０１’・・・酸化膜 １０８・・・容量窒化膜０
９・・・対向電極ポリシリコン １１０・・・層間絶
縁膜１１・・・ビット線 ２００．２００ ’・・
・スペーサ酸化膜２０２・・・下面ポリシリコン ２０
３・・・上面ポリシリコン２０４・・・側面ポリシリコ
ン （（１）
Claims (2)
- （１）第１の電極及び第２の電極と、該両電極に挾まれ
る容量絶縁膜とで構成される容量素子において、前記第
１の電極の内部が、第１の電極の表面とは別の材料で形
成されていることを特徴とする容量素子。 - （２）第１の導電体膜、第２の膜、第３の導電体膜を順
に堆積する工程と、前記の第１導電体膜、第２の膜、第
３導電体膜からなる層構造を所望の形状にエッチングす
る工程と、第４の導電体膜を堆積し、第４の導電体膜を
エッチバックして前記層構造の側壁に残し、第２の膜を
第１、第３、第４の導電体膜で包み込む工程とを少なく
とも含むことを特徴とする容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205063A JPH0368543A (ja) | 1989-08-08 | 1989-08-08 | 容量素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205063A JPH0368543A (ja) | 1989-08-08 | 1989-08-08 | 容量素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0368543A true JPH0368543A (ja) | 1991-03-25 |
Family
ID=16500820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205063A Pending JPH0368543A (ja) | 1989-08-08 | 1989-08-08 | 容量素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0368543A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240057A (ja) * | 1987-03-27 | 1988-10-05 | Fujitsu Ltd | スタツク型キヤパシタ |
| JPH01265556A (ja) * | 1988-04-15 | 1989-10-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0260162A (ja) * | 1988-08-25 | 1990-02-28 | Sony Corp | 半導体メモリ |
-
1989
- 1989-08-08 JP JP1205063A patent/JPH0368543A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240057A (ja) * | 1987-03-27 | 1988-10-05 | Fujitsu Ltd | スタツク型キヤパシタ |
| JPH01265556A (ja) * | 1988-04-15 | 1989-10-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0260162A (ja) * | 1988-08-25 | 1990-02-28 | Sony Corp | 半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225557A (ja) * | 1990-04-03 | 1992-08-14 | Electron & Telecommun Res Inst | スタック構造のｄｒａｍセル |
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