JPH0369099A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0369099A JPH0369099A JP1205910A JP20591089A JPH0369099A JP H0369099 A JPH0369099 A JP H0369099A JP 1205910 A JP1205910 A JP 1205910A JP 20591089 A JP20591089 A JP 20591089A JP H0369099 A JPH0369099 A JP H0369099A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に消去及び電気的書
込みが可能な半導体記憶装置に関する。
込みが可能な半導体記憶装置に関する。
従来この種の半導体記憶装置（以下ＥＰＲＯＭという）
は、不揮発性のメモリでありながら、記憶データの消去
及び電気的な書込みが可能という特徴から、商品の小量
多品種生産、短ＴＡＴ化等にその威力を発揮し、利用分
野も急速に拡大してきている。
は、不揮発性のメモリでありながら、記憶データの消去
及び電気的な書込みが可能という特徴から、商品の小量
多品種生産、短ＴＡＴ化等にその威力を発揮し、利用分
野も急速に拡大してきている。
ＥＰＲＯＭはデータの消去方法により２種類に大別する
ことができる。１つは紫外線をチップに照射することに
よりデータを消去するＵＶＥ Ｐ ＲＯＭ （ｕｌｔｒ
ａ ｖｉｏｌｅｔ ｅｒａｓａｂｌｅ ａｎｄ ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅ
ａｄ−ｏｎｌｙ ｍｅ＋＋ｏｒｙ）であり、もう１つは
電気的にデータを消去することができるＥ Ｅ Ｐ Ｒ
ＯＭ （ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ
ａｎｄｐｒｏｇｒａｍｍａｂｌｅ ｒａｅｄ−ｏｎｌ
ｙ ｍｅｍｏｒｙ）である。
ことができる。１つは紫外線をチップに照射することに
よりデータを消去するＵＶＥ Ｐ ＲＯＭ （ｕｌｔｒ
ａ ｖｉｏｌｅｔ ｅｒａｓａｂｌｅ ａｎｄ ｅｌｅ
ｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅ
ａｄ−ｏｎｌｙ ｍｅ＋＋ｏｒｙ）であり、もう１つは
電気的にデータを消去することができるＥ Ｅ Ｐ Ｒ
ＯＭ （ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ
ａｎｄｐｒｏｇｒａｍｍａｂｌｅ ｒａｅｄ−ｏｎｌ
ｙ ｍｅｍｏｒｙ）である。
データの書込みという点ではどちらも同じ原理に基づい
ている。
ている。
メモリセルのＭＯＳ）ランジスタにおいて、制御ゲート
と基板との間に絶縁膜で囲まれたフローティングゲート
を設けておき、このフローティングゲートに電荷を注入
することによりこのＭＯＳトランジスタのしきい値電圧
を変化させる。これにより、制御ゲートに一定電圧を加
えて動作させ、このＭＯＳ）ランジスタの導通、非導通
の２つの状態を得ることができ、これを論理値“Ｏ”、
′１”に対応させることができる。
と基板との間に絶縁膜で囲まれたフローティングゲート
を設けておき、このフローティングゲートに電荷を注入
することによりこのＭＯＳトランジスタのしきい値電圧
を変化させる。これにより、制御ゲートに一定電圧を加
えて動作させ、このＭＯＳ）ランジスタの導通、非導通
の２つの状態を得ることができ、これを論理値“Ｏ”、
′１”に対応させることができる。
データの消去とは、紫外線あるいは高電圧の利用により
前述したフローティングゲートの電荷を散失させること
にほかならない。
前述したフローティングゲートの電荷を散失させること
にほかならない。
上述した従来の半導体記憶装置は、データの記憶を、メ
モリセルのＭＯＳトランジスタのフローティングゲート
の帯電によって実現する構成となっているので、フロー
ティングゲートは周囲が絶縁膜で完全に囲まれており、
−度帯電した電荷は容易に散失することはないが、時間
の経過とともに徐々に電荷が失なわれていくことは避け
られず、電荷が失なわれていくのにつれてしきい値電圧
も変化し、いずれはデータの“３１１％“１″が判別で
きない状態になるという欠点がある。
モリセルのＭＯＳトランジスタのフローティングゲート
の帯電によって実現する構成となっているので、フロー
ティングゲートは周囲が絶縁膜で完全に囲まれており、
−度帯電した電荷は容易に散失することはないが、時間
の経過とともに徐々に電荷が失なわれていくことは避け
られず、電荷が失なわれていくのにつれてしきい値電圧
も変化し、いずれはデータの“３１１％“１″が判別で
きない状態になるという欠点がある。
こうしたデータの保持特性は、高温になるほど悪化し、
信頼性上大きな問題点となっている。
信頼性上大きな問題点となっている。
本発明の目的は、データの消失を防止し信頼性の向上を
はかることができる半導体記憶装置を提供することにあ
る。
はかることができる半導体記憶装置を提供することにあ
る。
本発明の半導体記憶装置は、ＥＰＲＯＭ制御信号及びア
ドレス信号に従ってデータの書込み、読出しを行うＥＰ
ＲＯＭ本体と、このＥＰＲＯＭ本体から読出されたデー
タを内部読出し制御信号に従って保持し、保持されてい
るデータを内部書込み制御信号に従って前記ＥＰＲＯＭ
本体へ供給するデータ保持回路と、リフレッシュ制御信
号が能動レベルのとき、前記内部読出し制御信号、前記
内部書込み制御信号を含むＥＰＲＯＭ内部制御信号及び
内部アドレス生成信号を出力すると共に選択信号を第１
のレベルにして出力する制御回路と、前記内部アドレス
生成信号に従って順次内部アドレス信号を生成する内部
アドレス生成回路と、前記選択信号が第１のレベルのと
き前記内部アドレス信号を選択し第２のレベルのとき外
部アドレス信号を選択して前記アドレス信号として出力
する第１の選択回路と、前記選択信号が第１のレベルの
とき前記ＥＰＲＯＭ内部制御信号を選択し第２のレベル
のとき外部読出し制御信号、外部書込み制御信号を含む
ＥＰＲＯＭ外部制御信号を選択して前記ＥＰＲＯＭ制御
信号として出力する第２の選択回路とを有している。
ドレス信号に従ってデータの書込み、読出しを行うＥＰ
ＲＯＭ本体と、このＥＰＲＯＭ本体から読出されたデー
タを内部読出し制御信号に従って保持し、保持されてい
るデータを内部書込み制御信号に従って前記ＥＰＲＯＭ
本体へ供給するデータ保持回路と、リフレッシュ制御信
号が能動レベルのとき、前記内部読出し制御信号、前記
内部書込み制御信号を含むＥＰＲＯＭ内部制御信号及び
内部アドレス生成信号を出力すると共に選択信号を第１
のレベルにして出力する制御回路と、前記内部アドレス
生成信号に従って順次内部アドレス信号を生成する内部
アドレス生成回路と、前記選択信号が第１のレベルのと
き前記内部アドレス信号を選択し第２のレベルのとき外
部アドレス信号を選択して前記アドレス信号として出力
する第１の選択回路と、前記選択信号が第１のレベルの
とき前記ＥＰＲＯＭ内部制御信号を選択し第２のレベル
のとき外部読出し制御信号、外部書込み制御信号を含む
ＥＰＲＯＭ外部制御信号を選択して前記ＥＰＲＯＭ制御
信号として出力する第２の選択回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
この実施例は、ＥＰＲＯＭ制御信号ＣＮ及びアドレス信
号ＡＤに従ってデータの書込み、読出しを行うＥＰＲＯ
Ｍ本体１と、このＥＰＲＯＭ本体工から読出されたデー
タバス７上のデータを内部読出し制御信号ＯＥＩに従っ
て保持し、保持されているデータを内部書込み制御信号
ＷＥＩに従ってデータバス７を介してＥＰＲＯＭ本体１
へ供給するデータ保持回路２と、リフレッシュ制御信号
ＲＥＦが能動レベルのとき、内部読出し制御信号ＯＥＩ
、内部書込み制御信号ＷＥＩを含むＥＦＲＯＭ内部制御
内部制御信号ＣＮ部アドレス生成信号ＡＤＧを出力する
と共に選択信号ＳＬを第１のレベルにレディ信号ＲＤＹ
を第２のレベルにして出力し、リフレッシュ制御信号Ｒ
ＥＦが非能動しベル、又はリフレッシュ終了信号ＥＤが
入力されると選択信号ＳＬを第２のレベルにレディ信号
ＲＤＹを第１のレベルにして出力する制御回路３と、内
部アドレス生成信号ＡＤＧに従って順次内部アドレス信
号ＡＤＩを生成する内部アドレス生成回路４と、選択信
号ＳＬが第１のレベルのとき内部アドレス信号ＡＤＩを
選択し第２のレベルのとき外部アドレス信号ＡＤＯを選
択してアドレス信号ＡＤとして出力する第１の選択回路
５と、選択信号ＳＬが第１のレベルのときＥＰＲＯＭ内
部制御信号ＣＮＩを選択し第２のレベルのとき外部読出
し制御信号、外部書込み制御信号を含むＥＰＲＯＭ外部
制御信号ＣＮＯを選択してＥＰＲＯＭ制御信号ＣＮとし
て出力する第２の選択回路６とを有する構成となってい
る。
号ＡＤに従ってデータの書込み、読出しを行うＥＰＲＯ
Ｍ本体１と、このＥＰＲＯＭ本体工から読出されたデー
タバス７上のデータを内部読出し制御信号ＯＥＩに従っ
て保持し、保持されているデータを内部書込み制御信号
ＷＥＩに従ってデータバス７を介してＥＰＲＯＭ本体１
へ供給するデータ保持回路２と、リフレッシュ制御信号
ＲＥＦが能動レベルのとき、内部読出し制御信号ＯＥＩ
、内部書込み制御信号ＷＥＩを含むＥＦＲＯＭ内部制御
内部制御信号ＣＮ部アドレス生成信号ＡＤＧを出力する
と共に選択信号ＳＬを第１のレベルにレディ信号ＲＤＹ
を第２のレベルにして出力し、リフレッシュ制御信号Ｒ
ＥＦが非能動しベル、又はリフレッシュ終了信号ＥＤが
入力されると選択信号ＳＬを第２のレベルにレディ信号
ＲＤＹを第１のレベルにして出力する制御回路３と、内
部アドレス生成信号ＡＤＧに従って順次内部アドレス信
号ＡＤＩを生成する内部アドレス生成回路４と、選択信
号ＳＬが第１のレベルのとき内部アドレス信号ＡＤＩを
選択し第２のレベルのとき外部アドレス信号ＡＤＯを選
択してアドレス信号ＡＤとして出力する第１の選択回路
５と、選択信号ＳＬが第１のレベルのときＥＰＲＯＭ内
部制御信号ＣＮＩを選択し第２のレベルのとき外部読出
し制御信号、外部書込み制御信号を含むＥＰＲＯＭ外部
制御信号ＣＮＯを選択してＥＰＲＯＭ制御信号ＣＮとし
て出力する第２の選択回路６とを有する構成となってい
る。
次に、この実施例の動作について説明する。
まず、リフレッシュ制御信号ＲＥＦが非能動レベルの“
Ｏ″°の時は、通常動作状態である。
Ｏ″°の時は、通常動作状態である。
この時、制御回路３は少なくとも、内部書込み制御信号
ＷＥＩによってデータ保持回路２の出力動作を禁止する
とともに、選択信号ＳＬによってＥＰＲＯＭ外部制御信
号ＣＮＯ及び外部アドレス信号ＡＤＯを選択する。
ＷＥＩによってデータ保持回路２の出力動作を禁止する
とともに、選択信号ＳＬによってＥＰＲＯＭ外部制御信
号ＣＮＯ及び外部アドレス信号ＡＤＯを選択する。
従って、ＥＰＲＯＭ本体１は、ＥＦＲＯＭ外部制御信号
ＣＮＯ及び外部アドレス信号ＡＤＯに従った通常のデー
タの読出し、あるいは書込みを行うことができる。
ＣＮＯ及び外部アドレス信号ＡＤＯに従った通常のデー
タの読出し、あるいは書込みを行うことができる。
次に、リフレッシュ制御信号ＲＥＦが能動レベルの“１
”になると、リフレッシュ動作状態に入る。ここで言う
リフレッシュとは、ＥＰＲＯＭ本体１内のメモリセルで
あるＭＯＳトランジスタのフローティングゲートの電荷
を、データ書込み直後の初期状態まで回復させることで
あり、その動作制御は次のようになる。
”になると、リフレッシュ動作状態に入る。ここで言う
リフレッシュとは、ＥＰＲＯＭ本体１内のメモリセルで
あるＭＯＳトランジスタのフローティングゲートの電荷
を、データ書込み直後の初期状態まで回復させることで
あり、その動作制御は次のようになる。
まず制御回路３は、リフレッシュ制御信号ＲＥＦが°１
″になると直ちに認識信号としてのレディ信号ＲＤＹを
“Ｏ′″にして出力する。ここでレディ信号ＲＤＹは、
この半導体記憶装置がリフレッシュ動作中である（“０
”のとき）か否かを示す信号である。さらに制御回路３
は、選択信号ＳＬによって、内部アドレス生成回路４か
ら出力される内部アドレス信号ＡＤＩを選択するととも
に、制御回路３が独自に生成するＥＰＲＯＭ本体１の制
御信号、すなわちＥＦＲＯＭ内部制御信号ＣＮＩを選択
する。
″になると直ちに認識信号としてのレディ信号ＲＤＹを
“Ｏ′″にして出力する。ここでレディ信号ＲＤＹは、
この半導体記憶装置がリフレッシュ動作中である（“０
”のとき）か否かを示す信号である。さらに制御回路３
は、選択信号ＳＬによって、内部アドレス生成回路４か
ら出力される内部アドレス信号ＡＤＩを選択するととも
に、制御回路３が独自に生成するＥＰＲＯＭ本体１の制
御信号、すなわちＥＦＲＯＭ内部制御信号ＣＮＩを選択
する。
次に、ＥＰＲＯＭ内部制御信号ＣＮＩは、内部アドレス
信号ＡＤＩによって指定されるアドレスのデータの読出
しをＥＰＲＯＭ本体１に指示し、読出されたデータはデ
ータバス７を通してデータ保持回路２に内部読出し制御
信号ＯＥＩによって格納される。
信号ＡＤＩによって指定されるアドレスのデータの読出
しをＥＰＲＯＭ本体１に指示し、読出されたデータはデ
ータバス７を通してデータ保持回路２に内部読出し制御
信号ＯＥＩによって格納される。
次に、同一アドレスの状態で、ＥＰＲＯＭ内部制御信号
ＣＮＩはＥＰＲＯＭ本体１に対して書込みを指示すると
ともに、内部書込み制御信号ＷＥＩによってデータ保持
回路２に保持されているデータが出力され、データバス
７を通してＥＰＲＯＭ本体１に転送され書込みが行なわ
れる。
ＣＮＩはＥＰＲＯＭ本体１に対して書込みを指示すると
ともに、内部書込み制御信号ＷＥＩによってデータ保持
回路２に保持されているデータが出力され、データバス
７を通してＥＰＲＯＭ本体１に転送され書込みが行なわ
れる。
書込みが完了した後に、内部アドレス生成信号ＡＤＧに
よって内部アドレス生成回路４を起動し、次の内部アド
レス信号の生成を行なう。以後、逐時データの読出し、
書込み、内部アドレス信号の生成が繰返される。
よって内部アドレス生成回路４を起動し、次の内部アド
レス信号の生成を行なう。以後、逐時データの読出し、
書込み、内部アドレス信号の生成が繰返される。
内部アドレス生成回路４では、リフレッシュ動作を終了
すべきアドレスの検出を行っており、この条件がとれた
時リフレッシュ終了信号ＥＤを出力し、制御回路３はこ
のリフレッシュ終了信号ＥＤに基づいてレディ信号ＲＤ
Ｙを“′１°°に戻すとともに、ＥＰＲＯＭ制御信号Ｃ
Ｎ及びアドレス信号ＡＤを外部からの通常状態に戻す。
すべきアドレスの検出を行っており、この条件がとれた
時リフレッシュ終了信号ＥＤを出力し、制御回路３はこ
のリフレッシュ終了信号ＥＤに基づいてレディ信号ＲＤ
Ｙを“′１°°に戻すとともに、ＥＰＲＯＭ制御信号Ｃ
Ｎ及びアドレス信号ＡＤを外部からの通常状態に戻す。
レディ信号ＲＤＹが“Ｏ″ （リフレッシュ動作中）の
時にリフレッシュ制御信号ＲＥＦを“０”とした場合は
、その時の１リフレツシユサイクル（その時のアドレス
のデータの読出し、書込み、次の内部アドレス信号の発
生〉を完了した後に、制御回路３はレディ信号ＲＤＹを
“１”にして出力し、ＥＰＲＯＭ制御信号ＣＮ及びアド
レス信号ＡＤを外部からの通常動作状態に戻す。内部ア
ドレス生成回路４はこの時のアドレスを保持しており、
リフレッシュ制御信号ＲＥＦが次に１′になる時は、こ
の保持されたアドレスがらリフレッシュ動作が再開され
ることになる。
時にリフレッシュ制御信号ＲＥＦを“０”とした場合は
、その時の１リフレツシユサイクル（その時のアドレス
のデータの読出し、書込み、次の内部アドレス信号の発
生〉を完了した後に、制御回路３はレディ信号ＲＤＹを
“１”にして出力し、ＥＰＲＯＭ制御信号ＣＮ及びアド
レス信号ＡＤを外部からの通常動作状態に戻す。内部ア
ドレス生成回路４はこの時のアドレスを保持しており、
リフレッシュ制御信号ＲＥＦが次に１′になる時は、こ
の保持されたアドレスがらリフレッシュ動作が再開され
ることになる。
なお、この実施例で用いているリフレッシュ制御信号Ｒ
ＥＦ、レディ信号ＲＤＹによるリフレッシュ動作の起動
、停止方法は一例にすぎず、例えば他の方法としては、
リフレッシュを要求する外部からのパルス信号の入力に
よりリフレッシュ動作が起動し、−度に全アドレスのリ
フレッシュを行なってしまう方法や、制御回路３にタイ
マーを内蔵し、一定期間ごとに外部に対してリフレッシ
ュ要求信号を出力し、外部からのリフレッシュ許可信号
に基づいて、リフレッシュ動作を行なう方法等を適用す
ることも可能である。
ＥＦ、レディ信号ＲＤＹによるリフレッシュ動作の起動
、停止方法は一例にすぎず、例えば他の方法としては、
リフレッシュを要求する外部からのパルス信号の入力に
よりリフレッシュ動作が起動し、−度に全アドレスのリ
フレッシュを行なってしまう方法や、制御回路３にタイ
マーを内蔵し、一定期間ごとに外部に対してリフレッシ
ュ要求信号を出力し、外部からのリフレッシュ許可信号
に基づいて、リフレッシュ動作を行なう方法等を適用す
ることも可能である。
第２図は第１図に示された実施例をより具体化した回路
図であり、また第３図はこの実施例の動作を説明するた
めの各部信号のタイミング図である。
図であり、また第３図はこの実施例の動作を説明するた
めの各部信号のタイミング図である。
まず、第２図において、その構成を説明する。
ＥＰＲＯＭ本体１としては、８にバイトの記憶容量をも
つＥＥＦＲＯＭとしている。アドレス信号ＡＤはＡＯ−
Ａ１２の１３ビツトの入力となり、データＤＴはＤｏ〜
Ｄ７の８ビツトであり入出力兼用となっている。ＥＰＲ
ＯＭ制御信号ＣＮはチップセレクト信号ＣＥ、読出し制
御信号ＯＥ、書込み１ｔｉｌＪ ＩＩＩ信号ＷＥの３つ
で、いずれも“Ｏ”でアクティブとなる。
つＥＥＦＲＯＭとしている。アドレス信号ＡＤはＡＯ−
Ａ１２の１３ビツトの入力となり、データＤＴはＤｏ〜
Ｄ７の８ビツトであり入出力兼用となっている。ＥＰＲ
ＯＭ制御信号ＣＮはチップセレクト信号ＣＥ、読出し制
御信号ＯＥ、書込み１ｔｉｌＪ ＩＩＩ信号ＷＥの３つ
で、いずれも“Ｏ”でアクティブとなる。
データ保持回路２は、ＥＰＲＯＭ本体１のデータのビッ
ト幅に合せて、８ビツトラッチ回路２１及び出力制御回
路２２によって構成されている。
ト幅に合せて、８ビツトラッチ回路２１及び出力制御回
路２２によって構成されている。
リフレッシュ動作のための制御回路３は、タイミング発
生回路３１及びレディ信号制御回路３２により構成され
ている。
生回路３１及びレディ信号制御回路３２により構成され
ている。
内部アドレス生成回路４は、ＥＰＲＯＭ本体１のアドレ
ス信号のビット数に合せてバイナリ−の１３ビツトのカ
ウンタ４１と、１３ビツトのアドレスで最大値となるＩ
ＦＦＦＨ（１６進）を検出するデコード回路４２とによ
り構成されている。
ス信号のビット数に合せてバイナリ−の１３ビツトのカ
ウンタ４１と、１３ビツトのアドレスで最大値となるＩ
ＦＦＦＨ（１６進）を検出するデコード回路４２とによ
り構成されている。
選択回路６は論理ゲートで構成され、外部読出し制御信
号ＯＥＯ，外部書込み制御信号ＷＥ○及び外部チップ・
セレクト信号ＣＥＯを含むＥＰＲＯＭＰＲＯＭ外部制御
信号ＣＮ口路３で生成された内部読出し制御信号ＯＥＩ
、内部書込み制御信号ＷＥＩを含むＥＰＲＯＭ内部制御
信号ＣＮＩのいずれかを選択する。
号ＯＥＯ，外部書込み制御信号ＷＥ○及び外部チップ・
セレクト信号ＣＥＯを含むＥＰＲＯＭＰＲＯＭ外部制御
信号ＣＮ口路３で生成された内部読出し制御信号ＯＥＩ
、内部書込み制御信号ＷＥＩを含むＥＰＲＯＭ内部制御
信号ＣＮＩのいずれかを選択する。
選択回路５は出力制御回路５１．５２で構成され、外部
アドレス信号ＡＤＯと内部アドレス生成回路４で発生し
た内部アドレス信号ＡＤＩのいずれかを選択する。
アドレス信号ＡＤＯと内部アドレス生成回路４で発生し
た内部アドレス信号ＡＤＩのいずれかを選択する。
次に、第３図を参照しながらこの実施例の動作について
説明する。
説明する。
まず、リフレッシュ制御信号ＲＥＦが“０″の時、レデ
ィ信号制御回路３２はレディ信号ＲＤＹを“１”にして
出力し、またこのレディ信号ＲＤＹは、選択回路５，６
の制御信号としても使用され、選択回路５は外部アドレ
ス信号ＡＤＯを選択し、選択回路６もＥＰＲＯＭＰＲＯ
Ｍ外部制御信号ＣＮ口る。
ィ信号制御回路３２はレディ信号ＲＤＹを“１”にして
出力し、またこのレディ信号ＲＤＹは、選択回路５，６
の制御信号としても使用され、選択回路５は外部アドレ
ス信号ＡＤＯを選択し、選択回路６もＥＰＲＯＭＰＲＯ
Ｍ外部制御信号ＣＮ口る。
またこの時は、タイミング発生回路３１は停止状態にあ
り、これがち出力される各制御信号も非活性状態にある
。従って、データ保持回路２はデータバス７から切離さ
れており、内部アドレス生成回路４も動作を停止してい
る。
り、これがち出力される各制御信号も非活性状態にある
。従って、データ保持回路２はデータバス７から切離さ
れており、内部アドレス生成回路４も動作を停止してい
る。
次に、リフレッシュ制御信号ＲＥＦが“Ｏ”から“１”
に変化すると、レディ信号制御回路３２は直ちに“０′
のレディ信号ＲＤＹを出力するとともに、選択回路５は
１３ビツトカウンタ４１の出力を選択し、選択回路６は
、チップセレクト信号ＣＥとしてレディ信号ＲＤＹを、
読出し制御信号ＯＥ及び書込み制御信号ＷＥとしてそれ
ぞれタイミング発生回路３１らの内部読出し制御信号Ｏ
ＥＩ、内部書込み制御信号ＷＥＩを選択する。
に変化すると、レディ信号制御回路３２は直ちに“０′
のレディ信号ＲＤＹを出力するとともに、選択回路５は
１３ビツトカウンタ４１の出力を選択し、選択回路６は
、チップセレクト信号ＣＥとしてレディ信号ＲＤＹを、
読出し制御信号ＯＥ及び書込み制御信号ＷＥとしてそれ
ぞれタイミング発生回路３１らの内部読出し制御信号Ｏ
ＥＩ、内部書込み制御信号ＷＥＩを選択する。
タイミング発生回路３１からのこれら各ｖ、街信号は、
第３図に示したような周期性のあるタイミング信号とし
て発生される。
第３図に示したような周期性のあるタイミング信号とし
て発生される。
まず、内部読出し制御ＯＥＩが一定期間Ｉｔ ＯＩＴに
なり、ＥＰＲＯＭ本体１から、アドレス値ｎのデータＤ
Ｔが読出されデータバス７に出力される。また８ビツト
ラッチ回路２１のラッチ信号内部読出し制御信号ＯＥＩ
を流用しており、データバス７に出力された読出しデー
タを“ｏ″の期間で８ビツトラッチ回路２１に取込む。
なり、ＥＰＲＯＭ本体１から、アドレス値ｎのデータＤ
Ｔが読出されデータバス７に出力される。また８ビツト
ラッチ回路２１のラッチ信号内部読出し制御信号ＯＥＩ
を流用しており、データバス７に出力された読出しデー
タを“ｏ″の期間で８ビツトラッチ回路２１に取込む。
次に、一定間隔を置いて内部書込み制御信号ＷＥＩが一
定期間“０”になり、データバス７上のデータＤＴがＥ
ＰＲＯＭ本体１に対して、読出し時と同一アドレス値ｎ
で書込みが行なわれる。この時のデータバス７上のデー
タＤＴは８ビツトラッチ回路２１の出力であり、その出
力制御信号は、この場合内部書込み制御信号ＷＥＩを流
用している。
定期間“０”になり、データバス７上のデータＤＴがＥ
ＰＲＯＭ本体１に対して、読出し時と同一アドレス値ｎ
で書込みが行なわれる。この時のデータバス７上のデー
タＤＴは８ビツトラッチ回路２１の出力であり、その出
力制御信号は、この場合内部書込み制御信号ＷＥＩを流
用している。
次に、タイミング発生回路３１に内蔵されたカウンター
により書込み時間を計数し、書込み完了後今度は内部ア
ドレス生成信号が“１”となり、１３ビツトカウンタ４
１が起動し次のリフレッシュサイクルのアドレス（ｎ＋
１）の内部アドレス信号ＡＤＩが生成される。
により書込み時間を計数し、書込み完了後今度は内部ア
ドレス生成信号が“１”となり、１３ビツトカウンタ４
１が起動し次のリフレッシュサイクルのアドレス（ｎ＋
１）の内部アドレス信号ＡＤＩが生成される。
以上の動作をくり返えし、生成される１３ビツトの内部
アドレス信号ＡＤＩのアドレスが最大値ＩＦＦＦＨにな
るとデコード回路４２はリフレッシュ終了信号ＥＤを出
力し、内部アドレス生成信号ＡＤＧのタイミングでレデ
ィ信号ＲＤＹを“０″から°１”へと変化させ、またＥ
Ｐ ＲＯＭ制御信号ＣＮをＥＰＲＯＭ外部制御信号Ｃ
ＮＯに戻してリフレッシュ動作が完了する。
アドレス信号ＡＤＩのアドレスが最大値ＩＦＦＦＨにな
るとデコード回路４２はリフレッシュ終了信号ＥＤを出
力し、内部アドレス生成信号ＡＤＧのタイミングでレデ
ィ信号ＲＤＹを“０″から°１”へと変化させ、またＥ
Ｐ ＲＯＭ制御信号ＣＮをＥＰＲＯＭ外部制御信号Ｃ
ＮＯに戻してリフレッシュ動作が完了する。
以上説明したように本発明は、外部からのＥＰＲＯＭ制
御信号及び−アドレス信号とは別に、内部のＥＰＲＯＭ
制御信号及びアドレス信号を生威し、これら内部のＥＰ
ＲＯＭ制御信号及びアドレス信号により、ＥＰＲＯＭ本
体のデータを読出し再書込みする構成とすることにより
、ＥＰＲＯＭ本体のリフレッシュが可能になり、データ
の消失を防止することができ書込みデータの信頼性の向
上をはかることができる効果がある。
御信号及び−アドレス信号とは別に、内部のＥＰＲＯＭ
制御信号及びアドレス信号を生威し、これら内部のＥＰ
ＲＯＭ制御信号及びアドレス信号により、ＥＰＲＯＭ本
体のデータを読出し再書込みする構成とすることにより
、ＥＰＲＯＭ本体のリフレッシュが可能になり、データ
の消失を防止することができ書込みデータの信頼性の向
上をはかることができる効果がある。
また本発明によって、これまでＥＰＲＯＭを使用すると
ができなかった分野、たとえば使用環境が長時間高温に
なるとか、非常に長い期間に渡ってデータの高信頼性が
要求される分野等にまでもＥＰＲＯＭの用途が拡大する
という効果がある。
ができなかった分野、たとえば使用環境が長時間高温に
なるとか、非常に長い期間に渡ってデータの高信頼性が
要求される分野等にまでもＥＰＲＯＭの用途が拡大する
という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示された実施例の各部をより具体化した回路図
、第３図は第２図に示された実施例の動作を説明するた
めの各部信号のタイミング図である。 １・・・ＥＰＲＯＭ本体、２・・・データ保持回路、３
・・・制御回路、４・・・内部アドレス生成回路、５，
６・・・選択回路、７・・・データバス、２１・・・８
ビツトラッチ回路、２２・・・出力制御回路、３１・・
・タイミング発生回路、３２・・・レディ信号制御回路
、４１・・・１３ビツトカウンタ、４２・・・デコード
回路、５１．５２・・・出力制御回路。
第１図に示された実施例の各部をより具体化した回路図
、第３図は第２図に示された実施例の動作を説明するた
めの各部信号のタイミング図である。 １・・・ＥＰＲＯＭ本体、２・・・データ保持回路、３
・・・制御回路、４・・・内部アドレス生成回路、５，
６・・・選択回路、７・・・データバス、２１・・・８
ビツトラッチ回路、２２・・・出力制御回路、３１・・
・タイミング発生回路、３２・・・レディ信号制御回路
、４１・・・１３ビツトカウンタ、４２・・・デコード
回路、５１．５２・・・出力制御回路。
Claims (1)
- ＥＰＲＯＭ制御信号及びアドレス信号に従つてデータ
の書込み、読出しを行うＥＰＲＯＭ本体と、このＥＰＲ
ＯＭ本体から読出されたデータを内部読出し制御信号に
従って保持し、保持されているデータを内部書込み制御
信号に従つて前記ＥＰＲＯＭ本体へ供給するデータ保持
回路と、リフレッシュ制御信号が能動レベルのとき、前
記内部読出し制御信号、前記内部書込み制御信号を含む
ＥＰＲＯＭ内部制御信号及び内部アドレス生成信号を出
力すると共に選択信号を第１のレベルにして出力する制
御回路と、前記内部アドレス生成信号に従って順次内部
アドレス信号を生成する内部アドレス生成回路と、前記
選択信号が第１のレベルのとき前記内部アドレス信号を
選択し第２のレベルのとき外部アドレス信号を選択して
前記アドレス信号として出力する第１の選択回路と、前
記選択信号が第１のレベルのとき前記ＥＰＲＯＭ内部制
御信号を選択し第２のレベルのとき外部読出し制御信号
、外部書込み制御信号を含むＥＰＲＯＭ外部制御信号を
選択して前記ＥＰＲＯＭ制御信号として出力する第２の
選択回路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205910A JPH0369099A (ja) | 1989-08-08 | 1989-08-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205910A JPH0369099A (ja) | 1989-08-08 | 1989-08-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369099A true JPH0369099A (ja) | 1991-03-25 |
Family
ID=16514779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205910A Pending JPH0369099A (ja) | 1989-08-08 | 1989-08-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369099A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06150672A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置 |
| US5375094A (en) * | 1992-06-19 | 1994-12-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory system with a plurality of erase blocks |
-
1989
- 1989-08-08 JP JP1205910A patent/JPH0369099A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375094A (en) * | 1992-06-19 | 1994-12-20 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory system with a plurality of erase blocks |
| JPH06150672A (ja) * | 1992-11-12 | 1994-05-31 | Nec Corp | 不揮発性半導体記憶装置 |
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