JPH0369181B2 - - Google Patents
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- Publication number
- JPH0369181B2 JPH0369181B2 JP59178506A JP17850684A JPH0369181B2 JP H0369181 B2 JPH0369181 B2 JP H0369181B2 JP 59178506 A JP59178506 A JP 59178506A JP 17850684 A JP17850684 A JP 17850684A JP H0369181 B2 JPH0369181 B2 JP H0369181B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- emitter region
- region
- gto
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲート・ターン・オフ・サイリスタ
（以下、GTOと略記する）とＰチヤネル形MOS
FET（以下、PMOS FETと略記する）及びＮチ
ヤネル形MOS FET（以下、NMOS FETと略記
する）とを一体的に一枚の半導体ウエハに組込ん
だモノリシツク形の半導体装置に関する。
（以下、GTOと略記する）とＰチヤネル形MOS
FET（以下、PMOS FETと略記する）及びＮチ
ヤネル形MOS FET（以下、NMOS FETと略記
する）とを一体的に一枚の半導体ウエハに組込ん
だモノリシツク形の半導体装置に関する。
GTOは、周知のようにゲートに逆バイアスを
付与することによつてターンオフできるサイリス
タであるが、ゲート電流の容量やゲート駆動回路
の点で次のような問題点がある。
付与することによつてターンオフできるサイリス
タであるが、ゲート電流の容量やゲート駆動回路
の点で次のような問題点がある。
(1) GTOをターンオフさせる場合、特に負荷が
容量性負荷である場合には、GTOのゲートに
大きな電流、すなわち、大容量のGTOでは数
アンペア、小容量のGTOでは数百ミリアンペ
アの電流を流し続ける必要があり、経済性等の
点で問題点がある。
容量性負荷である場合には、GTOのゲートに
大きな電流、すなわち、大容量のGTOでは数
アンペア、小容量のGTOでは数百ミリアンペ
アの電流を流し続ける必要があり、経済性等の
点で問題点がある。
(2) GTOをターンオフさせる場合、GTOのゲー
トからアノード、カソード間を流れる主電流の
約1/5程度の電流を引出す必要があり、そのた
めGTOのゲート駆動回路が複雑かつ大型化す
る問題点を有する。
トからアノード、カソード間を流れる主電流の
約1/5程度の電流を引出す必要があり、そのた
めGTOのゲート駆動回路が複雑かつ大型化す
る問題点を有する。
(3) 絶縁ゲートサイリスタ（IGT）、電力用MOS
形FET等では、Ｎエミツタからのキヤリアの
再注入がないため、高耐圧素子を作つた場合に
キヤリ数が十分でなく通常のサイリスタや
GTOのようにはオン抵抗が低くならないとい
う問題点を有する。
形FET等では、Ｎエミツタからのキヤリアの
再注入がないため、高耐圧素子を作つた場合に
キヤリ数が十分でなく通常のサイリスタや
GTOのようにはオン抵抗が低くならないとい
う問題点を有する。
本発明では、上記の各問題点を解決すべく
GTOのカソードエミツタ領域にPMOS FET及
びNMOS FETを一体的に組込んだことを特徴と
する。
GTOのカソードエミツタ領域にPMOS FET及
びNMOS FETを一体的に組込んだことを特徴と
する。
〔作 用〕
上記の手段によりGTOのゲートに電流を流す
ことなくPMOS FET及びNMOS FETのゲート
への付加電圧を制御することによつてGTOを小
電力でオン・オフさせることができる。
ことなくPMOS FET及びNMOS FETのゲート
への付加電圧を制御することによつてGTOを小
電力でオン・オフさせることができる。
以下に、本発明の一実施例を図を参照して説明
する。
する。
第１図において、１は、Ｎチヤネルゲート、２
は、カソード電極、３は、Ｐチヤネルゲート、４
は、アノード電極、５は、SiO2等の絶縁皮膜、
６は、例えばアルミニウム、高濃度ポリシリコン
等の導体、７は、Ｐ形ベース領域、８は、Ｎ形ベ
ース領域、９は、Ｐ形エミツタ領域、１０は、Ｎ
形エミツタ領域、１１は、Ｐ形エミツタ領域であ
る。
は、カソード電極、３は、Ｐチヤネルゲート、４
は、アノード電極、５は、SiO2等の絶縁皮膜、
６は、例えばアルミニウム、高濃度ポリシリコン
等の導体、７は、Ｐ形ベース領域、８は、Ｎ形ベ
ース領域、９は、Ｐ形エミツタ領域、１０は、Ｎ
形エミツタ領域、１１は、Ｐ形エミツタ領域であ
る。
なお、上記の各領域、絶縁皮膜、導体等の形成
は、周知の技術を用いて形成するためその詳しい
説明は省略する。
は、周知の技術を用いて形成するためその詳しい
説明は省略する。
上記構成のNMOS−GTO及びPMOS FETを
含む所謂CMOS FETをターンオフさせる場合に
は、アノード電極４−カソード電極２間に順電圧
を印加しＮチヤネルゲート１及びＰチヤネルゲー
ト３が正電位（＋）になるようにバイアスする。
含む所謂CMOS FETをターンオフさせる場合に
は、アノード電極４−カソード電極２間に順電圧
を印加しＮチヤネルゲート１及びＰチヤネルゲー
ト３が正電位（＋）になるようにバイアスする。
すると、相互補完形のCMOSのうちNMOS
FETのチヤネル１２がオンし、PMOS FETのチ
ヤネル１３がオフとなり、カソード電極２からア
ノード電極４に向かつて、チヤネル１２を通つて
キヤリア、すなわち電子が流れ出す。この電子に
よつてＰ形エミツタ領域９からＮ形ベース領域８
にキヤリア、すなわちホールが注入され、Ｎ形ベ
ース領域８、Ｐ形ベース領域７、Ｎ形エミツタ領
域１０を通つてカソード電極２に電流が流れる。
FETのチヤネル１２がオンし、PMOS FETのチ
ヤネル１３がオフとなり、カソード電極２からア
ノード電極４に向かつて、チヤネル１２を通つて
キヤリア、すなわち電子が流れ出す。この電子に
よつてＰ形エミツタ領域９からＮ形ベース領域８
にキヤリア、すなわちホールが注入され、Ｎ形ベ
ース領域８、Ｐ形ベース領域７、Ｎ形エミツタ領
域１０を通つてカソード電極２に電流が流れる。
上記のホールによつてＮ形エミツタ領域１０よ
り電子が再注入される。これらの動作を繰返すこ
とによつてＰエミツタ９−Ｎベース８−Ｐベース
７−Ｎエミツタ１０のサイリスタ部、すなわち
GTOがターンオフする。この時、Ｐ形ベース領
域７、Ｎ形ベース領域８は、電子、ホールのキヤ
リアで充され、サイリスタ動作のため低いオン抵
抗を得ることができる。
り電子が再注入される。これらの動作を繰返すこ
とによつてＰエミツタ９−Ｎベース８−Ｐベース
７−Ｎエミツタ１０のサイリスタ部、すなわち
GTOがターンオフする。この時、Ｐ形ベース領
域７、Ｎ形ベース領域８は、電子、ホールのキヤ
リアで充され、サイリスタ動作のため低いオン抵
抗を得ることができる。
一方、上記CMOS−GTOをターンオフさせる
場には、Ｎチヤネルゲート１及びＰチヤネルゲー
ト３が負電位（−）になるようにバイアスする。
場には、Ｎチヤネルゲート１及びＰチヤネルゲー
ト３が負電位（−）になるようにバイアスする。
すると、前記のターンオフ時とは逆にNMOS
FETのチヤネル１２がオフし、PMOS FETのチ
ヤネル１３がオンとなる。これにより、Ｐ形エミ
ツタ領域９から注入されたホールは、PMOS
FETのチヤネル１３を通つてカソード電極２に
抜けるためにＮ形エミツタ領域１０からの電子の
注入が止まり、GTOはターンオフする。すなわ
ち、Ｎ形エミツタ領域１０とＰ形ベース領域７と
の間の作り付け電位よりもPMOS FETのチヤネ
ル１３部のオン抵抗が低いためにホールは
PMOS FETを通つて流れることになる。
FETのチヤネル１２がオフし、PMOS FETのチ
ヤネル１３がオンとなる。これにより、Ｐ形エミ
ツタ領域９から注入されたホールは、PMOS
FETのチヤネル１３を通つてカソード電極２に
抜けるためにＮ形エミツタ領域１０からの電子の
注入が止まり、GTOはターンオフする。すなわ
ち、Ｎ形エミツタ領域１０とＰ形ベース領域７と
の間の作り付け電位よりもPMOS FETのチヤネ
ル１３部のオン抵抗が低いためにホールは
PMOS FETを通つて流れることになる。
なお、ターンオフ動作を確実にするために次の
ような構造としても良い。
ような構造としても良い。
すなわち、Ｎ形エミツタ領域１０の直下のＰ形
ベース領域７の横方向抵抗を小さくするため、前
記エミツタ領域１０の幅を小さく、例えば、
100μm以下とする。また、上記の作り付け電位
（約0.6V）と、カソード電極２におけるＮ形エミ
ツタ領域１０の部分の接触面のみをシヨツトキバ
リア接合にすることによる電位との合計した電位
によつて、見かけの電位が高くなりオフ動作を確
実に行うことが可能となる。
ベース領域７の横方向抵抗を小さくするため、前
記エミツタ領域１０の幅を小さく、例えば、
100μm以下とする。また、上記の作り付け電位
（約0.6V）と、カソード電極２におけるＮ形エミ
ツタ領域１０の部分の接触面のみをシヨツトキバ
リア接合にすることによる電位との合計した電位
によつて、見かけの電位が高くなりオフ動作を確
実に行うことが可能となる。
さらに、GTOがターンオフの状態の時にＮチ
ヤネルゲート１及びＰチヤネルゲート３を負電位
にしておくと、PMOSが所謂エミツタ短絡構造
として働き、高温においても安定した動作ができ
る。
ヤネルゲート１及びＰチヤネルゲート３を負電位
にしておくと、PMOSが所謂エミツタ短絡構造
として働き、高温においても安定した動作ができ
る。
なお、アノード電極側は図示を省略するが、ア
ノード短絡構造としても良いことは言うまでもな
い。
ノード短絡構造としても良いことは言うまでもな
い。
本発明は、上記のようにGTOにNMOS FET
及びPMOS FETから成るCMOSを組込んだの
で、GTOのターンオフ、ターンオフ動作を
CMOSのゲート電圧を制御することにより行わ
せることができ、したがつて大容量のGTOであ
つてもゲートへ大電流を流す必要は全くなく、経
済性に富みかつゲート駆動回路の小型化、簡素化
を実現することができる。
及びPMOS FETから成るCMOSを組込んだの
で、GTOのターンオフ、ターンオフ動作を
CMOSのゲート電圧を制御することにより行わ
せることができ、したがつて大容量のGTOであ
つてもゲートへ大電流を流す必要は全くなく、経
済性に富みかつゲート駆動回路の小型化、簡素化
を実現することができる。
さらに、MOS FET、IGT等に比較して低い
オン抵抗を得ることができるとともに本発明にお
いてはPMOS FETが、ターンオフ時にエミツタ
短絡構造として働かずターンオフ時のみエミツタ
短絡構造として働くため、高温でも安定した動作
が得られる等種々の実用的価値を有する。
オン抵抗を得ることができるとともに本発明にお
いてはPMOS FETが、ターンオフ時にエミツタ
短絡構造として働かずターンオフ時のみエミツタ
短絡構造として働くため、高温でも安定した動作
が得られる等種々の実用的価値を有する。
第１図は、本発明の一実施例を示す断面図であ
る。 １……Ｎチヤネルゲート、２……カソード電
極、３……Ｐチヤネルゲート、４……アノード電
極、５……絶縁皮膜、６……導体、７……Ｐ形ベ
ース領域、８……Ｎ形ベース領域、９……Ｐ形エ
ミツタ領域、１０……Ｎ形エミツタ領域、１１…
…Ｐ形エミツタ領域。
る。 １……Ｎチヤネルゲート、２……カソード電
極、３……Ｐチヤネルゲート、４……アノード電
極、５……絶縁皮膜、６……導体、７……Ｐ形ベ
ース領域、８……Ｎ形ベース領域、９……Ｐ形エ
ミツタ領域、１０……Ｎ形エミツタ領域、１１…
…Ｐ形エミツタ領域。
Claims (1)
- １ 第１のＰ形エミツタ領域９上にＮ形ベース領
域８が形成され、該Ｎ形ベース領域８内にＰ形ベ
ース領域７が形成され、該Ｐ形ベース領域７内に
Ｎ形エミツタ領域１０が形成され、該Ｎ形エミツ
タ領域１０内に第２のＰ形エミツタ領域１１がそ
れぞれ形成され、前記Ｎ形ベース領域８とＮ形エ
ミツタ領域１０に挟まれるＰ形ベース領域７の面
上にＮチヤネルゲート１が配置され、前記Ｐ形ベ
ース領域７と第２のＰ形エミツタ領域１１に挟ま
れるＮ形エミツタ領域１０の面上にＰチヤネルゲ
ート３が配置されるとともに、前記第１のＰ形エ
ミツタ領域９の面上にアノード電極４が形成さ
れ、前記Ｎ形エミツタ領域１０の面上と第２のＰ
形エミツタ領域１１の面上とを跨ぐようにカソー
ド電極２が形成されていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178506A JPS6158264A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178506A JPS6158264A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6158264A JPS6158264A (ja) | 1986-03-25 |
| JPH0369181B2 true JPH0369181B2 (ja) | 1991-10-31 |
Family
ID=16049652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178506A Granted JPS6158264A (ja) | 1984-08-29 | 1984-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158264A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557367B2 (ja) * | 1987-02-26 | 1996-11-27 | 株式会社東芝 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
| JPS63312047A (ja) * | 1987-06-10 | 1988-12-20 | Hoden Seimitsu Kako Kenkyusho Ltd | Ｎｃ工作機械における工作物位置計測用制御装置 |
| JP3119931B2 (ja) * | 1992-03-31 | 2000-12-25 | 株式会社東芝 | サイリスタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4618872A (en) * | 1983-12-05 | 1986-10-21 | General Electric Company | Integrated power switching semiconductor devices including IGT and MOSFET structures |
-
1984
- 1984-08-29 JP JP59178506A patent/JPS6158264A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6158264A (ja) | 1986-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |