JPH0369211A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0369211A JPH0369211A JP1206192A JP20619289A JPH0369211A JP H0369211 A JPH0369211 A JP H0369211A JP 1206192 A JP1206192 A JP 1206192A JP 20619289 A JP20619289 A JP 20619289A JP H0369211 A JPH0369211 A JP H0369211A
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- JP
- Japan
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- transistor
- terminal
- output
- power supply
- logic
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- 230000005669 field effect Effects 0.000 claims abstract description 5
- 230000007704 transition Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路に関し、特に第１を備えた出力バッ
ファ回路に関する。
ファ回路に関する。
第２図は従来の出力バッファ回路を示す回路図であり、
第１を備えたインバータ型出力バッファ回路の一例であ
る。前段からの信号が印加されている入力端子ｌの電位
（以下ｖｌと記す）が高電位（以下“Ｈ”と記す）であ
れば、 すなわち位相分割トランジスタＱ１及び出力トランジス
タＱ２の導通状態（以下“ＯＮ”と記す）での順方向電
圧（ＶＢｚ。、及び■。。、と記す）の和以上であれば
、トランジスタＱｌ及びトランジスタＱ２は“ＯＮ”と
なる。この為抵抗Ｒ１に電位降下が生じ、出力バッファ
回路のトランジスタＱ。
第１を備えたインバータ型出力バッファ回路の一例であ
る。前段からの信号が印加されている入力端子ｌの電位
（以下ｖｌと記す）が高電位（以下“Ｈ”と記す）であ
れば、 すなわち位相分割トランジスタＱ１及び出力トランジス
タＱ２の導通状態（以下“ＯＮ”と記す）での順方向電
圧（ＶＢｚ。、及び■。。、と記す）の和以上であれば
、トランジスタＱｌ及びトランジスタＱ２は“ＯＮ”と
なる。この為抵抗Ｒ１に電位降下が生じ、出力バッファ
回路のトランジスタＱ。
及びＱ、は遮断状態（以下“ＯＦＦ″と記す）となり、
トランジスタのエミッタ４は低電位（以下“Ｌ”と記す
）すなわちトランジスタＱ２のコレクタ・エミッタ間電
位（た０、２ｖ）となる。
トランジスタのエミッタ４は低電位（以下“Ｌ”と記す
）すなわちトランジスタＱ２のコレクタ・エミッタ間電
位（た０、２ｖ）となる。
ここでＶ、がＨ”から“Ｌ゛へ反転するとトランジスタ
Ｑ１及びＱ２が“” ＯＮ ”から” ＯＦ’ Ｆ“′
オフバラフッ回路のトランジスタＱ３及びＱ４が” Ｏ
Ｆ Ｆ”から“ＯＮ”となり、トランジスタのエミッタ
４は“Ｌ”から′Ｈ”へ遷移する。この時のトランジス
タのエミッタ４の“Ｈ”すなわちＶ。８は、通常の負荷
の場合、ＶＯＲ＝ＶＣＣＶＢＥＱ３ ＶＢＥＱＩ
・・・・−（１）となる。ここでＶ。０は出力端
子３に印加する電源電圧、ＶＢＥＱ３及びＶＢＥ。、は
トランジスタＱ３及びＱ４の順方向電圧を示す。
Ｑ１及びＱ２が“” ＯＮ ”から” ＯＦ’ Ｆ“′
オフバラフッ回路のトランジスタＱ３及びＱ４が” Ｏ
Ｆ Ｆ”から“ＯＮ”となり、トランジスタのエミッタ
４は“Ｌ”から′Ｈ”へ遷移する。この時のトランジス
タのエミッタ４の“Ｈ”すなわちＶ。８は、通常の負荷
の場合、ＶＯＲ＝ＶＣＣＶＢＥＱ３ ＶＢＥＱＩ
・・・・−（１）となる。ここでＶ。０は出力端
子３に印加する電源電圧、ＶＢＥＱ３及びＶＢＥ。、は
トランジスタＱ３及びＱ４の順方向電圧を示す。
上述した従来の第１では、
■がＨ”からＬ”へ遷移する場合において、トランジス
タのエミッタ４の“Ｌ′′から” Ｈ”の出力波形は、
第３図のａに示す様になり、ＶＯａは前述の（１）式で
表す値となる。すなわち、トランジスタのエミッタ４の
出力波形は、Ｖｏ）Ｉ近くになると、たとえばｖ、、。
タのエミッタ４の“Ｌ′′から” Ｈ”の出力波形は、
第３図のａに示す様になり、ＶＯａは前述の（１）式で
表す値となる。すなわち、トランジスタのエミッタ４の
出力波形は、Ｖｏ）Ｉ近くになると、たとえばｖ、、。
＝ ４．７５ ｖ、 ＶＢｇｏ、＝Ｖ Ｂ！ｌＱ４ ＝
０．８ ｖＩ）ときは、Ｖｏ、＝ ３．１５ ”近く
になると、トランジスタＱ３及びＱ４の駆動能力が落ち
、ｖＯ８に到達するまでの時間が非常に遅くなる。
０．８ ｖＩ）ときは、Ｖｏ、＝ ３．１５ ”近く
になると、トランジスタＱ３及びＱ４の駆動能力が落ち
、ｖＯ８に到達するまでの時間が非常に遅くなる。
この為、このトランジスタのエミッタ４に入力閾値電圧
（以下Ｖ−ｌと記す）が高い論理回路、たとえばＣＭＯ
Ｓインバータ回路（ＶＴ）！＝ ２．５ ｖ）を次段に
接続した場合、この第１の“Ｌ”から“Ｈ”への遷移時
間がＣＭＯＳインバータの■□が高い為に、実効的には
非常に遅いものとなる欠点がある。
（以下Ｖ−ｌと記す）が高い論理回路、たとえばＣＭＯ
Ｓインバータ回路（ＶＴ）！＝ ２．５ ｖ）を次段に
接続した場合、この第１の“Ｌ”から“Ｈ”への遷移時
間がＣＭＯＳインバータの■□が高い為に、実効的には
非常に遅いものとなる欠点がある。
本発明の目的は、出力の“Ｌ”から“Ｈｎへの遷移時間
を短くすることが可能な論理回路を提供することにある
。
を短くすることが可能な論理回路を提供することにある
。
本発明の論理回路は、エミッタがプルダウン回路を介し
て第１の出力端子に接ベースが抵抗を介して第２の出力
端子へ接続され入力信号ベースに併合される第１のトラ
ンジスタと、前記第１のトランジスタのコレクタと入力
を接続された第１と、ベースを前記第１のトランジスタ
のエミッタに接ベースを前記第１のトランジスタのエミ
ッタに接続されエミッタを前記第１の出力端子に接続さ
れエミッタを具備する出力バッファ回路において、ソー
ス・ドレイン路が前記第２の出力端子と前記トランジス
タのエミッタ間に接続され前記第２の電源端子と前記ト
ランジスタのエミッタの論理レベルと逆相である前記第
１のトランジスタより前段の論理信号に接続された第３
の電界効果トランジスタを設けたことを特徴とする。
て第１の出力端子に接ベースが抵抗を介して第２の出力
端子へ接続され入力信号ベースに併合される第１のトラ
ンジスタと、前記第１のトランジスタのコレクタと入力
を接続された第１と、ベースを前記第１のトランジスタ
のエミッタに接ベースを前記第１のトランジスタのエミ
ッタに接続されエミッタを前記第１の出力端子に接続さ
れエミッタを具備する出力バッファ回路において、ソー
ス・ドレイン路が前記第２の出力端子と前記トランジス
タのエミッタ間に接続され前記第２の電源端子と前記ト
ランジスタのエミッタの論理レベルと逆相である前記第
１のトランジスタより前段の論理信号に接続された第３
の電界効果トランジスタを設けたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための回路図であ
り、本実施例は第１を備えた高駆動能力を有する出力バ
ッファ回路を含む論理回路である。第１図において、第
２図に示した従来例と同じものには、同じ参照記号を付
しである。本実施例の回路が従来例の回路と異なる点は
、ＰチャネルＭＯ８型電界効果トランジスタＱ５ （以
下Ｐ−ＭＯ８）ランジスタと記す）のソースを出力端子
３へ、ドレインをトランジスタのエミッタ４ヘパツクゲ
ートを出力端子３へ、ゲート端子を出力と論理が逆相で
ある位相分割トランジスタＱ１より前段の論理信号へ接
続したことである。
り、本実施例は第１を備えた高駆動能力を有する出力バ
ッファ回路を含む論理回路である。第１図において、第
２図に示した従来例と同じものには、同じ参照記号を付
しである。本実施例の回路が従来例の回路と異なる点は
、ＰチャネルＭＯ８型電界効果トランジスタＱ５ （以
下Ｐ−ＭＯ８）ランジスタと記す）のソースを出力端子
３へ、ドレインをトランジスタのエミッタ４ヘパツクゲ
ートを出力端子３へ、ゲート端子を出力と論理が逆相で
ある位相分割トランジスタＱ１より前段の論理信号へ接
続したことである。
次にこの回路の動作を説明する。トランジスタのエミッ
タ４は“Ｌ”であり、ｐ−ＭｏＱ ）ランジスタＱ５の
前記第２の電源端子とは、トランジスタのエミッタの論
理と逆相の信号を印加した場合、すなわち出力が“Ｌ”
の時は、Ｐ−ＭＯＳ）ランジスタＱ、のゲート入力端子
に“Ｈ”を印加する。この状態で位相分割トランジスタ
Ｑ１のベースすなわち入力端子に“Ｈ”から“Ｌ゛′の
信号が入ってくると、そのコレクタは“Ｌ′から“Ｈ”
へ遷移する。この時Ｐ−ＭＯＳトランジスタＱ、のゲー
トには、逸事く“Ｌ Ｉ＋が印加され、ＯＮ状態となっ
ている為、トランジスタのエミッタ４の電位が前述の（
１）式で示されるＶ。Ｈ近くになっても、Ｐ−ＭＯＳ）
ランジスタＱ、により、第３図をｂに示す様に電源電圧
■。０迄引き上げる為、従来回路よりも△を速く、ＶＯ
Ｈ近くの電位に到達させることができる。
タ４は“Ｌ”であり、ｐ−ＭｏＱ ）ランジスタＱ５の
前記第２の電源端子とは、トランジスタのエミッタの論
理と逆相の信号を印加した場合、すなわち出力が“Ｌ”
の時は、Ｐ−ＭＯＳ）ランジスタＱ、のゲート入力端子
に“Ｈ”を印加する。この状態で位相分割トランジスタ
Ｑ１のベースすなわち入力端子に“Ｈ”から“Ｌ゛′の
信号が入ってくると、そのコレクタは“Ｌ′から“Ｈ”
へ遷移する。この時Ｐ−ＭＯＳトランジスタＱ、のゲー
トには、逸事く“Ｌ Ｉ＋が印加され、ＯＮ状態となっ
ている為、トランジスタのエミッタ４の電位が前述の（
１）式で示されるＶ。Ｈ近くになっても、Ｐ−ＭＯＳ）
ランジスタＱ、により、第３図をｂに示す様に電源電圧
■。０迄引き上げる為、従来回路よりも△を速く、ＶＯ
Ｈ近くの電位に到達させることができる。
尚、出力が“Ｌ”の時は、Ｐ−ＭＯＳ）ランジスタＱ、
は逸事＜ＯＦＦとなっている為、従来回路と変わらない
事は言うまでもない。
は逸事＜ＯＦＦとなっている為、従来回路と変わらない
事は言うまでもない。
以上述べた如く、本実施例の回路によれば、出刃端子４
に入力閾値電圧の高い論理回路を接続した場合でも、Ｐ
−ＭＯＳ）ランジスタＱ５がＯＮしていることより、出
力バッファ回路の“Ｌ”から■。Ｈ近くの“Ｈ”への遷
移時間の著しい増加を押える論理回路が得られる。
に入力閾値電圧の高い論理回路を接続した場合でも、Ｐ
−ＭＯＳ）ランジスタＱ５がＯＮしていることより、出
力バッファ回路の“Ｌ”から■。Ｈ近くの“Ｈ”への遷
移時間の著しい増加を押える論理回路が得られる。
以上の説明は、Ｐ−ＭＯＳ）ランジスタを用いた場合に
ついての説明であったが、Ｎ−ＭＯＳ）ランジスタを用
いて、そのドレインを出力端子３へ、ソースをトランジ
スタのエミッタ４ヘパツクゲートを接地端子５へ、ゲー
ト端子２をトランジスタのエミッタ４の論理と同相であ
る位相分割トランジスタＱ、より前段の論理信号へ接続
しても同様な効果が得られる。
ついての説明であったが、Ｎ−ＭＯＳ）ランジスタを用
いて、そのドレインを出力端子３へ、ソースをトランジ
スタのエミッタ４ヘパツクゲートを接地端子５へ、ゲー
ト端子２をトランジスタのエミッタ４の論理と同相であ
る位相分割トランジスタＱ、より前段の論理信号へ接続
しても同様な効果が得られる。
〔発明の効果コ
以上説明した様に、本発明の論理回路は、ソース・ドレ
イン路が出力端子とトランジスタのエミッタ間に接続さ
れたトランジスタを設けることにより、出力信号の遷移
時間のおくれを防止することが可能となり、入力閾値電
圧の高い論理回路に対しても、実効的なｔＰＬｔ＋の著
しい増加を押える効果がある。
イン路が出力端子とトランジスタのエミッタ間に接続さ
れたトランジスタを設けることにより、出力信号の遷移
時間のおくれを防止することが可能となり、入力閾値電
圧の高い論理回路に対しても、実効的なｔＰＬｔ＋の著
しい増加を押える効果がある。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図、第３図は、本発明及び従来例の出力波形図であ
る。 Ｒ１−Ｒ４・・・・・・抵抗、Ｄｌ・・・・・・ダイオ
ード、Ｑ１〜Ｑ４・・・・・・トランジスタ％Ｑ５・・
・・・・Ｐチャネル型ＭＯＳトランジスタ、ｌ・・・・
・・入力端子、２・・・・・・ゲート端子、３・・・・
・・出力端子、４・・・・・・トランジスタのエミッタ
、５・・・・・・接地端子、■・・・・・・電圧、Ｖ１
・・・・・・電源電圧Ｖ。０レベル％ Ｖ２・・・・・
・高レベル出力電圧Ｖ。Ｆ１レベル、Ｖ３・・・・・・
低レベル出力電圧■。１レベル、ｔ・・・・・・時間、
△ｔ・・・・・・時間差、ａ・・・・・・従来回路のｔ
ＰＬＵ出力波形、ｂ・・・・・・本発明のｔ ＰＬＩ
７出力波形。
回路図、第３図は、本発明及び従来例の出力波形図であ
る。 Ｒ１−Ｒ４・・・・・・抵抗、Ｄｌ・・・・・・ダイオ
ード、Ｑ１〜Ｑ４・・・・・・トランジスタ％Ｑ５・・
・・・・Ｐチャネル型ＭＯＳトランジスタ、ｌ・・・・
・・入力端子、２・・・・・・ゲート端子、３・・・・
・・出力端子、４・・・・・・トランジスタのエミッタ
、５・・・・・・接地端子、■・・・・・・電圧、Ｖ１
・・・・・・電源電圧Ｖ。０レベル％ Ｖ２・・・・・
・高レベル出力電圧Ｖ。Ｆ１レベル、Ｖ３・・・・・・
低レベル出力電圧■。１レベル、ｔ・・・・・・時間、
△ｔ・・・・・・時間差、ａ・・・・・・従来回路のｔ
ＰＬＵ出力波形、ｂ・・・・・・本発明のｔ ＰＬＩ
７出力波形。
Claims (1)
- エミッタがプルダウン回路を介して第１の電源端子に接
続されコレクタが抵抗を介して第２の電源端子へ接続さ
れ入力信号がベースに供給される第１のトランジスタと
、前記第１のトランジスタのコレクタと入力が接続され
た出力オフバッファ回路と、ベースを前記第１のトラン
ジスタのエミッタに接続されコレクタを前記出力オフバ
ッファ回路の出力端子に接続されエミッタを前記第１の
電源端子に接続された第２のトランジスタとを具備する
出力バッファ回路において、ソース・ドレイン路が前記
第２の電源端子と前記出力端子間に接続されゲート端子
に前記出力端子の論理レベルと逆相である論理信号が印
加される電界効果トランジスタを設けたことを特徴とす
る論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206192A JPH0369211A (ja) | 1989-08-08 | 1989-08-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1206192A JPH0369211A (ja) | 1989-08-08 | 1989-08-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0369211A true JPH0369211A (ja) | 1991-03-25 |
Family
ID=16519330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1206192A Pending JPH0369211A (ja) | 1989-08-08 | 1989-08-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0369211A (ja) |
-
1989
- 1989-08-08 JP JP1206192A patent/JPH0369211A/ja active Pending
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