JPH0370178A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0370178A JPH0370178A JP1207223A JP20722389A JPH0370178A JP H0370178 A JPH0370178 A JP H0370178A JP 1207223 A JP1207223 A JP 1207223A JP 20722389 A JP20722389 A JP 20722389A JP H0370178 A JPH0370178 A JP H0370178A
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- window
- transistor
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- gate oxide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/40—Encapsulations, e.g. protective coatings characterised by their materials
- H10W74/43—Encapsulations, e.g. protective coatings characterised by their materials comprising oxides, nitrides or carbides, e.g. ceramics or glasses
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/147—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being multilayered
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。特に半導体装置の保護膜
の構造に関する。
の構造に関する。
〔発明の概要１
本発明は金属−酸化物一半導体（ＭＯＳ）型トランジス
タから構成される半導体集積回路において、金属配線お
よび半導体表面を覆う保護膜にリンケイ化ガラス膜の上
にプラズマを利用した化学的気相成長法により形成され
る窒化ケイ素（Ｐ−ＳｉＮ）膜を重ねた２層膜を用いる
とともに、トランジスタのゲート酸化膜からは２０μｍ
以上離以上中つ１１００ｕ以内の所にＰ−５ｉＮ膜の無
い領域（窓）を一部設けるようにした。
タから構成される半導体集積回路において、金属配線お
よび半導体表面を覆う保護膜にリンケイ化ガラス膜の上
にプラズマを利用した化学的気相成長法により形成され
る窒化ケイ素（Ｐ−ＳｉＮ）膜を重ねた２層膜を用いる
とともに、トランジスタのゲート酸化膜からは２０μｍ
以上離以上中つ１１００ｕ以内の所にＰ−５ｉＮ膜の無
い領域（窓）を一部設けるようにした。
従来の保護膜を用いた半導体装置について第５図の構造
断面図を用いて説明する。
断面図を用いて説明する。
トランジスタ１１の上に層間絶縁膜１２を積層し、所望
の位置にコンタクトホール１３を設け、金属配線１４を
引き出す、リンケイ化ガラス膜（ＰＳＧ）１５を堆積し
て外部引き出し部（パッド）１６のＰＳＧＩ［を除去す
る。さらに、ｐ−ｓ１Ｎｌｌｉ１７を堆積して、パッド
部１６のＰ−３ｉＮ膜を除去してでき上る。
の位置にコンタクトホール１３を設け、金属配線１４を
引き出す、リンケイ化ガラス膜（ＰＳＧ）１５を堆積し
て外部引き出し部（パッド）１６のＰＳＧＩ［を除去す
る。さらに、ｐ−ｓ１Ｎｌｌｉ１７を堆積して、パッド
部１６のＰ−３ｉＮ膜を除去してでき上る。
上述のように多くの半導体集積回路ではＰＳＧ膜とＰ−
３ｉＮ膜とから成る２層膜を用いている。主な理由とし
て次の２点がある。
３ｉＮ膜とから成る２層膜を用いている。主な理由とし
て次の２点がある。
■厚いＰＳＧ膜（０，５〜２μｍ）を用いて半導体表面
をアルカリ金属による汚染や傷から保護する。
をアルカリ金属による汚染や傷から保護する。
■Ｐ−３ｉＮにより水分の侵入を防ぐ。
Ｐ−５ｉＮは水分を通さないので半導体集積回路の保護
膜として広く用いられている。しかし、近年Ｐ−３ｉＮ
がホットエレクトロンに起因するＭＯＳｌ−ランジスタ
の劣化を加速することが問題となっている。ホットエレ
クトロンによる劣化が著しくなるのはＰ−５ｉＮが水分
の侵入を防ぐだけでなく、半導体集積回路中の水素が外
部へ逃げるのを防げることによって起こる。水素は半導
体集積回路を製造する様々な工程において発生し、半導
体集積回路内に取り込まれてしまう。特に、水素アニー
ルやＰ−５ｉＮを合成する時のように水素化化合物を用
いた気相成長法では多くの水素が発生する。
膜として広く用いられている。しかし、近年Ｐ−３ｉＮ
がホットエレクトロンに起因するＭＯＳｌ−ランジスタ
の劣化を加速することが問題となっている。ホットエレ
クトロンによる劣化が著しくなるのはＰ−５ｉＮが水分
の侵入を防ぐだけでなく、半導体集積回路中の水素が外
部へ逃げるのを防げることによって起こる。水素は半導
体集積回路を製造する様々な工程において発生し、半導
体集積回路内に取り込まれてしまう。特に、水素アニー
ルやＰ−５ｉＮを合成する時のように水素化化合物を用
いた気相成長法では多くの水素が発生する。
従って、Ｐ−ＳｉＮを用いてちホットエレクトロンによ
る劣化を増加させない保護膜の構造を実現するという課
題があった。
る劣化を増加させない保護膜の構造を実現するという課
題があった。
［課題を解決するための手段］
本発明では上記課題を解決するための手段として、保護
膜にＰＳＧ膜の上にＰ−３ｉＮ膜を重ねた２層膜を用い
、ＭＯＳｌ−ランジスタのゲート酸化膜から２０μｍ以
上かつ１００μｍ以内の離れた所にＰ−３ｉＮ膜の無い
領域（窓）を一部設けるようにした。
膜にＰＳＧ膜の上にＰ−３ｉＮ膜を重ねた２層膜を用い
、ＭＯＳｌ−ランジスタのゲート酸化膜から２０μｍ以
上かつ１００μｍ以内の離れた所にＰ−３ｉＮ膜の無い
領域（窓）を一部設けるようにした。
［作用］
保護膜にＰ−ＳｉＮ膜を用いても、Ｐ−３ｉＮの窓がト
ランジスタの近くにあるので、半導体集積回路内に取り
込まれた水素が窓を通って容易に外部へと拡散すること
ができる。そのためホットエレクトロンによる劣化は増
加することが無く、保護膜にＰＳＧ膜のみを用いた時と
同じである。
ランジスタの近くにあるので、半導体集積回路内に取り
込まれた水素が窓を通って容易に外部へと拡散すること
ができる。そのためホットエレクトロンによる劣化は増
加することが無く、保護膜にＰＳＧ膜のみを用いた時と
同じである。
さらに窓はＭＯＳトランジスタのゲート酸化膜から２０
μｍ以上離れている。このことは窓とトランジスタとの
間に膜厚２０ｕｍのＰＳＧ膜があることと等価であり、
充分な耐湿性がある。
μｍ以上離れている。このことは窓とトランジスタとの
間に膜厚２０ｕｍのＰＳＧ膜があることと等価であり、
充分な耐湿性がある。
［実施例１
本発明の一実施例を第１図の構造断面図を用いて説明す
る。
る。
トランジスタｌの上に層間絶縁膜２を積層し、所望の位
置にコンタクトホール３を設け、金属配線４と接続する
。リンケイ化ガラス膜（ＰＳＧ膜）５を堆積してから金
属配線４の外部引き出し部（パッド部）６の部分のＰＳ
Ｇ膜と除去する。
置にコンタクトホール３を設け、金属配線４と接続する
。リンケイ化ガラス膜（ＰＳＧ膜）５を堆積してから金
属配線４の外部引き出し部（パッド部）６の部分のＰＳ
Ｇ膜と除去する。
さらに、Ｐ−５ｉＮ膜７を堆積して、パッド部６および
窓８の部分からはＰ−３ｉＮ膜を除去してでき上る。窓
８と最も近いゲート酸化膜９との距＊ｉ ｉ ｏは２０
ｕｍ以上かつ１００μｍ以内である。窓８はすべてのト
ランジスタの周辺に設ける必要は無く、ホットエレクト
ロンが発生しやすいバイアス条件下にあるトランジスタ
やチャネル注入を用いるメモリトランジスタの周辺に集
中的に設けるのが効果的である。
窓８の部分からはＰ−３ｉＮ膜を除去してでき上る。窓
８と最も近いゲート酸化膜９との距＊ｉ ｉ ｏは２０
ｕｍ以上かつ１００μｍ以内である。窓８はすべてのト
ランジスタの周辺に設ける必要は無く、ホットエレクト
ロンが発生しやすいバイアス条件下にあるトランジスタ
やチャネル注入を用いるメモリトランジスタの周辺に集
中的に設けるのが効果的である。
次に本発明を実現するための製造方法を第２図（ａ）〜
（ｇ）に基づいて工程順に説明する。
（ｇ）に基づいて工程順に説明する。
Ｐ型半導体基板２１の表面を酸化し、素子分離のための
フィールド酸化膜２２およびゲート酸化膜２３を形成す
る。一般にＬＯＧＯＳと呼ばれる製造工程である（第２
図（ａ））。ポリシリコンを全面に積層してからリン等
の不純物を拡散して所望の伝導度にする。フォトリング
ラフィによりポリシリコンをエツチングし、ゲート電極
２４をマスクとして、リンやヒ素等の不純物を一般には
イオン注入により半導体基板２１の表面に拡散し、ソー
ス領域２５およびドレイン領域２６を形成する（第２図
（ｃ））、全面にＰＳＧ等のＣＶＤ膜を堆積し、層間絶
縁膜２７とする。フォトリソグラフィにより眉間絶縁膜
２７およびゲート酸化膜２３の一部の領域をエツチング
除去しコンタクトホール２８を形成する（第２図（ｄ）
）、全面にアルミ等の金属を蒸着あるいはスパッタリン
グにより堆積してからフォトリングラフィにより所望の
パターンを形成し、金属配線２９とする（第２図（ｅ）
）、第１層の保護１１Ｍ３０となるＰＳＧ等を堆積し、
金属配線２９と外部の配線と接続をとるための開孔部３
１をエツチングにより形成する（第２図（ｆ））、最後
に第２層の保護膜３２となるＰ−ＳｉＮをプラズマＣＶ
Ｄ法を用いて堆積する。Ｐ−ＳｉＮ膜には第１層の保護
膜３０と同様な開孔部３１および水素を外部へ拡散させ
るための窓３３をトランジスタのゲート領域３４から２
０μｍ以上離れた、かつ１００μｍ以内の所にエツチン
グにより形成して第２図（ｇ）のようになる。
フィールド酸化膜２２およびゲート酸化膜２３を形成す
る。一般にＬＯＧＯＳと呼ばれる製造工程である（第２
図（ａ））。ポリシリコンを全面に積層してからリン等
の不純物を拡散して所望の伝導度にする。フォトリング
ラフィによりポリシリコンをエツチングし、ゲート電極
２４をマスクとして、リンやヒ素等の不純物を一般には
イオン注入により半導体基板２１の表面に拡散し、ソー
ス領域２５およびドレイン領域２６を形成する（第２図
（ｃ））、全面にＰＳＧ等のＣＶＤ膜を堆積し、層間絶
縁膜２７とする。フォトリソグラフィにより眉間絶縁膜
２７およびゲート酸化膜２３の一部の領域をエツチング
除去しコンタクトホール２８を形成する（第２図（ｄ）
）、全面にアルミ等の金属を蒸着あるいはスパッタリン
グにより堆積してからフォトリングラフィにより所望の
パターンを形成し、金属配線２９とする（第２図（ｅ）
）、第１層の保護１１Ｍ３０となるＰＳＧ等を堆積し、
金属配線２９と外部の配線と接続をとるための開孔部３
１をエツチングにより形成する（第２図（ｆ））、最後
に第２層の保護膜３２となるＰ−ＳｉＮをプラズマＣＶ
Ｄ法を用いて堆積する。Ｐ−ＳｉＮ膜には第１層の保護
膜３０と同様な開孔部３１および水素を外部へ拡散させ
るための窓３３をトランジスタのゲート領域３４から２
０μｍ以上離れた、かつ１００μｍ以内の所にエツチン
グにより形成して第２図（ｇ）のようになる。
本発明によれば半導体集積回路中に取り込まれた水素を
効果的に外部へと拡散することができ、ホットエレクト
ロンによる劣化を抑えることができる。窓による水素の
外部拡散の効果を第３図に示す、第３図はＭＯＳトラン
ジスタに一定量のゲート電流をチャネル注入によって流
したときのしきい値の変化量△ｖｔｈ （ゲート電流注
入後のしきい値−ゲート電流注入前のしきい値）をＰ−
Ｓｉｎ膜の窓とゲート酸化膜との距離ｄの関数として描
いである。破線Ａは保護膜に窓を有するＰ−３ｉＮ膜を
ＰＳＧ膜との２層膜を用いたＭＯＳトランジスタの場合
で、窓までの距離ｄが１００μｍ以上離れていると水素
が充分に外部へ拡散されず、ホットエレクトロンによる
しきい値の変動が大きくなる。実線ＢはＰＳＧＩ層膜の
場合のしきい値の変動量であり、参照のために描いであ
る。これよりＰ−３ｉＮ膜の窓がゲート酸化膜から約１
００μｍ以内にあれば水素を速やかに外部へと拡散させ
る効果のあることが分る。
効果的に外部へと拡散することができ、ホットエレクト
ロンによる劣化を抑えることができる。窓による水素の
外部拡散の効果を第３図に示す、第３図はＭＯＳトラン
ジスタに一定量のゲート電流をチャネル注入によって流
したときのしきい値の変化量△ｖｔｈ （ゲート電流注
入後のしきい値−ゲート電流注入前のしきい値）をＰ−
Ｓｉｎ膜の窓とゲート酸化膜との距離ｄの関数として描
いである。破線Ａは保護膜に窓を有するＰ−３ｉＮ膜を
ＰＳＧ膜との２層膜を用いたＭＯＳトランジスタの場合
で、窓までの距離ｄが１００μｍ以上離れていると水素
が充分に外部へ拡散されず、ホットエレクトロンによる
しきい値の変動が大きくなる。実線ＢはＰＳＧＩ層膜の
場合のしきい値の変動量であり、参照のために描いであ
る。これよりＰ−３ｉＮ膜の窓がゲート酸化膜から約１
００μｍ以内にあれば水素を速やかに外部へと拡散させ
る効果のあることが分る。
次に本発明の水分に対する効果について説明する。第４
図は窓までの距離が異なるＭＯＳトランジスタを高温高
圧の水蒸気雰囲気中に放置した後一定量のホットエレク
トロンをゲートへ注入した時のしきい値の変化量Δｖｔ
ｈを放置時間ｔの関数として描いである。窓までの距離
がＯｕｍのトランジスタ（破線Ｃ）および１０μｍのト
ランジスタ（破線Ｄ）では高温高圧の水蒸気に４０時間
程度さらされるとホットエレクトロンによる劣化が大き
くなる。これは窓を通って水分がトランジスタ内部に侵
入するために起こる。一方、窓までの距離が２０μｍ以
上１００μｍ以内のトランジスタ（実線Ｅ）では水分に
よる劣化の増大は無く、充分な耐湿性のあることが分る
。
図は窓までの距離が異なるＭＯＳトランジスタを高温高
圧の水蒸気雰囲気中に放置した後一定量のホットエレク
トロンをゲートへ注入した時のしきい値の変化量Δｖｔ
ｈを放置時間ｔの関数として描いである。窓までの距離
がＯｕｍのトランジスタ（破線Ｃ）および１０μｍのト
ランジスタ（破線Ｄ）では高温高圧の水蒸気に４０時間
程度さらされるとホットエレクトロンによる劣化が大き
くなる。これは窓を通って水分がトランジスタ内部に侵
入するために起こる。一方、窓までの距離が２０μｍ以
上１００μｍ以内のトランジスタ（実線Ｅ）では水分に
よる劣化の増大は無く、充分な耐湿性のあることが分る
。
［発明の効果］
以上述べたように、本発明ではＰ−３ｉＮ膜の窓とゲー
ト酸化膜との間の距離を２０ＬＬｍ以上でかつ１１００
ｕ以内としたことで、水素をトランジスタの外部へと速
やかに拡散させる効果を有し、しかも充分な耐湿性を具
えている。
ト酸化膜との間の距離を２０ＬＬｍ以上でかつ１１００
ｕ以内としたことで、水素をトランジスタの外部へと速
やかに拡散させる効果を有し、しかも充分な耐湿性を具
えている。
第１図は本発明の実施例による半導体装置の構造断面図
、第２図（ａ）〜（ｇ）は本発明の半導体装置の製造工
程順断面図、第３図はホットエレクトロンによるしきい
値の変化量の窓までの距離への依存性を表わす特性図、
第４図はホットエレクトロンによるしきい値の変化量の
高温高圧水蒸気雰囲気中での放置時間への依存性を表わ
す特性図、第５図は従来の半導体装置の構造断面図であ
る。 ｌ 、 ２゜ ３． ４． ５． ６． ７゜ ８ ・ ９ ・ ｌ ０ ・ ２ ｌ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ２７ ・ １１ ・ １２ ・ １３ ・ １４ ・ １５ ・ １６ ・ １７ ・ ・トランジスタ ・層間絶縁膜 ・コンタクトホール ・金属配線 ・ＰＳＧ膜 ・パッド部 ・Ｐ−ＳｉＮ膜 ・窓 ・ゲート酸化膜 ・窓とゲート酸化膜との距離 ・Ｐ型半導体基板 ・フィールド酸化膜 ・ゲート酸化膜 ・ゲート電極 ・ソース ・ドレイン ・層間絶縁膜 ２８ ・ コンタクトホール ２９ ・ ・金属配線 ３０ ・ ・ ＰＳＧ ・開孔部 ３２ ・ −５ｉＮ ３３ ・ ・窓 ３４ ・ ・ゲート領域 以 上
、第２図（ａ）〜（ｇ）は本発明の半導体装置の製造工
程順断面図、第３図はホットエレクトロンによるしきい
値の変化量の窓までの距離への依存性を表わす特性図、
第４図はホットエレクトロンによるしきい値の変化量の
高温高圧水蒸気雰囲気中での放置時間への依存性を表わ
す特性図、第５図は従来の半導体装置の構造断面図であ
る。 ｌ 、 ２゜ ３． ４． ５． ６． ７゜ ８ ・ ９ ・ ｌ ０ ・ ２ ｌ ・ ２２ ・ ２３ ・ ２４ ・ ２５ ・ ２６ ・ ２７ ・ １１ ・ １２ ・ １３ ・ １４ ・ １５ ・ １６ ・ １７ ・ ・トランジスタ ・層間絶縁膜 ・コンタクトホール ・金属配線 ・ＰＳＧ膜 ・パッド部 ・Ｐ−ＳｉＮ膜 ・窓 ・ゲート酸化膜 ・窓とゲート酸化膜との距離 ・Ｐ型半導体基板 ・フィールド酸化膜 ・ゲート酸化膜 ・ゲート電極 ・ソース ・ドレイン ・層間絶縁膜 ２８ ・ コンタクトホール ２９ ・ ・金属配線 ３０ ・ ・ ＰＳＧ ・開孔部 ３２ ・ −５ｉＮ ３３ ・ ・窓 ３４ ・ ・ゲート領域 以 上
Claims (3)
- （１）ＭＯＳトランジスタの金属配線および半導体表面
を覆う保護膜がケイ化ガラス膜の上にプラズマＣＶＤ法
を利用して作られる窒化ケイ素膜を重ねた２層膜であっ
て、前記ＭＯＳトランジスタのゲート酸化膜から離れた
前記窒化ケイ素膜に窓を設けたことを特徴とする半導体
装置。 - （２）前記窓は前記ゲート酸化膜から２０μｍ以上離れ
ていることを特徴とする請求項１記載の半導体装置。 - （３）前記窓は前記ゲート酸化膜から１００μｍ以内に
あることを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207223A JPH0370178A (ja) | 1989-08-09 | 1989-08-09 | 半導体装置 |
| US07/559,842 US5070386A (en) | 1989-08-09 | 1990-07-30 | Passivation layer structure with through-holes for semiconductor device |
| EP19900308672 EP0412772A3 (en) | 1989-08-09 | 1990-08-07 | Semi-conductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207223A JPH0370178A (ja) | 1989-08-09 | 1989-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370178A true JPH0370178A (ja) | 1991-03-26 |
Family
ID=16536283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207223A Pending JPH0370178A (ja) | 1989-08-09 | 1989-08-09 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5070386A (ja) |
| EP (1) | EP0412772A3 (ja) |
| JP (1) | JPH0370178A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468990A (en) * | 1993-07-22 | 1995-11-21 | National Semiconductor Corp. | Structures for preventing reverse engineering of integrated circuits |
| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US5475251A (en) * | 1994-05-31 | 1995-12-12 | National Semiconductor Corporation | Secure non-volatile memory cell |
| JP5674380B2 (ja) * | 2010-08-11 | 2015-02-25 | ラピスセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| CN103578919A (zh) * | 2012-07-26 | 2014-02-12 | 无锡华润上华科技有限公司 | 一种mos器件的钝化层形成方法以及一种mos器件 |
| US20150069585A1 (en) * | 2013-09-12 | 2015-03-12 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with an angled passivation layer |
| US10741644B2 (en) | 2016-11-22 | 2020-08-11 | Delta Electronics, Inc. | Semiconductor devices with via structure and package structures comprising the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731144A (en) * | 1980-07-31 | 1982-02-19 | Fujitsu Ltd | Mamufacture of semiconductor device |
| JPS57208162A (en) * | 1981-06-17 | 1982-12-21 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
| JPS59100559A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS59110122A (ja) * | 1982-12-15 | 1984-06-26 | Nec Corp | 窒化膜を有する半導体集積回路装置 |
| JPS59219933A (ja) * | 1983-05-27 | 1984-12-11 | Toshiba Corp | 半導体装置 |
| US4870470A (en) * | 1987-10-16 | 1989-09-26 | International Business Machines Corporation | Non-volatile memory cell having Si rich silicon nitride charge trapping layer |
-
1989
- 1989-08-09 JP JP1207223A patent/JPH0370178A/ja active Pending
-
1990
- 1990-07-30 US US07/559,842 patent/US5070386A/en not_active Expired - Lifetime
- 1990-08-07 EP EP19900308672 patent/EP0412772A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0412772A2 (en) | 1991-02-13 |
| EP0412772A3 (en) | 1991-10-09 |
| US5070386A (en) | 1991-12-03 |
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