JPH0370180A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0370180A JPH0370180A JP1205983A JP20598389A JPH0370180A JP H0370180 A JPH0370180 A JP H0370180A JP 1205983 A JP1205983 A JP 1205983A JP 20598389 A JP20598389 A JP 20598389A JP H0370180 A JPH0370180 A JP H0370180A
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）
構造のＭＯＳ ＦＥＴとフローティングゲート型不揮発
性メモリ（ＥＰＲＯＭ。
構造のＭＯＳ ＦＥＴとフローティングゲート型不揮発
性メモリ（ＥＰＲＯＭ。
ＥＥＰＲＯＭ）の−括製造方法に関し。
第２図（３）、 （４）は斜めイオン注入を用いる方法
である。
である。
第２図（３）において、 Ｓｔ基板１上にゲート酸化膜
４を形成し、その上にゲート（ポリＳｉ膜５．）を形成
し、斜めイオン注入を行って低濃度Ｓ／Ｄ領域２を形成
する。
４を形成し、その上にゲート（ポリＳｉ膜５．）を形成
し、斜めイオン注入を行って低濃度Ｓ／Ｄ領域２を形成
する。
第２図（４）において、基板上に酸化膜を戒長しエッチ
バックして側壁８を形成し、ゲート５及び側壁８を注入
マスクにしてイオン注入を行って高濃度５ｌＤＮ域３を
形成する。
バックして側壁８を形成し、ゲート５及び側壁８を注入
マスクにしてイオン注入を行って高濃度５ｌＤＮ域３を
形成する。
また、 ＥＰＲＯＭ、 ＥＥＰＲＯＭを作成するために
は第３図のように基板内に制御ゲートを設け、酸化膜を
挟んで浮遊ゲートを設けた単層構造のものや、第４図の
ように、基板上に酸化膜を介して浮遊ゲート、酸化膜、
制御ゲートからなる２層ゲートを形成し、 Ｓ／Ｄ ｊ
Ｊ［域形成も複雑な工程を要した。
は第３図のように基板内に制御ゲートを設け、酸化膜を
挟んで浮遊ゲートを設けた単層構造のものや、第４図の
ように、基板上に酸化膜を介して浮遊ゲート、酸化膜、
制御ゲートからなる２層ゲートを形成し、 Ｓ／Ｄ ｊ
Ｊ［域形成も複雑な工程を要した。
第３図（１）、 （２）は１層ゲートＥＰＲＯＭの一例
を示す構造図である。
を示す構造図である。
図において、３１は基板、３２は不揮発性記憶部で浮遊
ゲート（ＦＧ）、 ３３は制御ゲー）（ＣＧ）、 ３４
はソース、３５はドレイン、３６は被覆絶縁膜、３７は
配線であり、又、ソース、ドレイン間がチャネル領域と
なる。
ゲート（ＦＧ）、 ３３は制御ゲー）（ＣＧ）、 ３４
はソース、３５はドレイン、３６は被覆絶縁膜、３７は
配線であり、又、ソース、ドレイン間がチャネル領域と
なる。
第４図（１）〜（３）はゲートと低濃度ｓｌｏ ９Ｍ域
のオーバラップ量の少ない従来のＬＤＤ構造のＰＥＴと
２Ｎゲー） ＥＰＲＯＭを有するデバイスの製造工程の
従来例を説明する断面図である。
のオーバラップ量の少ない従来のＬＤＤ構造のＰＥＴと
２Ｎゲー） ＥＰＲＯＭを有するデバイスの製造工程の
従来例を説明する断面図である。
第４図（１）において、基板４１に分離絶縁膜４２を形
成し、左側のＦＥＴ形成領域にゲート酸化膜４３を介し
て第１層目のゲート４４を、右側のＥＰＲＯＭ形成領域
にゲート酸化膜４３を介して第１層目のゲート（ＦＧ）
４４．酸化Ｈ４５，第２層目のゲート（ＣＧ）４６を形
成する。
成し、左側のＦＥＴ形成領域にゲート酸化膜４３を介し
て第１層目のゲート４４を、右側のＥＰＲＯＭ形成領域
にゲート酸化膜４３を介して第１層目のゲート（ＦＧ）
４４．酸化Ｈ４５，第２層目のゲート（ＣＧ）４６を形
成する。
つぎに、 ＥＰＲＯＭ形成領域をレジストパターン４７
で覆い、これを注入マスクとしてＦＥＴ形成領域にイオ
ン注入してＦＥＴの低濃度Ｓ／Ｄ Ｈ域４８を形成する
。
で覆い、これを注入マスクとしてＦＥＴ形成領域にイオ
ン注入してＦＥＴの低濃度Ｓ／Ｄ Ｈ域４８を形成する
。
第４図（２）において、レジストパターン４７を除去し
、 ＦＥＴ形成領域をレジストパターン４９で覆い。
、 ＦＥＴ形成領域をレジストパターン４９で覆い。
これを注入マスクとしてＥＰＲＯＭ形成領域にイオン注
入してＥＦＲＯＭの低濃度Ｓ／Ｄ領域５０を形成する。
入してＥＦＲＯＭの低濃度Ｓ／Ｄ領域５０を形成する。
第４図（２）において、レジストパターン４９を除去し
、各ゲートに側壁５１を形成し、基板上全面にイオン注
入してＦＥＴの高濃度Ｓ／Ｄ領域５２と、 ＥＰＲＯＭ
の高濃度Ｓ／Ｄ領域５３を形成する。
、各ゲートに側壁５１を形成し、基板上全面にイオン注
入してＦＥＴの高濃度Ｓ／Ｄ領域５２と、 ＥＰＲＯＭ
の高濃度Ｓ／Ｄ領域５３を形成する。
以上のように従来例ではＳ／Ｄ ６ｉ域形戒をＦＨＴ
。
。
ＥＰＲＯＭでそれぞれ別々に行っており、工程が複雑で
あった。
あった。
第２図（１）のように、自然酸化膜をエツチングストッ
パとして用いた場合２等方性エツチングや特殊なガス（
例えば、 ＣＦ４． Ｂｒｚ）を用いなくてはならず、
ゲート電極の低抵抗化のためにポリＳｉ膜の上に高融点
金属のシリサイド膜を形成した所謂ポリサイド構造のゲ
ートにはＣＣｌ４等を使用するが。
パとして用いた場合２等方性エツチングや特殊なガス（
例えば、 ＣＦ４． Ｂｒｚ）を用いなくてはならず、
ゲート電極の低抵抗化のためにポリＳｉ膜の上に高融点
金属のシリサイド膜を形成した所謂ポリサイド構造のゲ
ートにはＣＣｌ４等を使用するが。
異方性エツチングやウリサイド等のエツチングは必然的
に自然酸化膜との選択比がとれないという理由によりこ
の方法は適用できないという問題があった。又自然酸化
膜自体は再現性がよくないため、エツチングの制御性は
よくなかった。
に自然酸化膜との選択比がとれないという理由によりこ
の方法は適用できないという問題があった。又自然酸化
膜自体は再現性がよくないため、エツチングの制御性は
よくなかった。
第２図（２）のコントロールエツチングは難しく。
製造バラツキが大きくなってしまう。
第２図（３）、 （４）の斜めイオン注入法では、ゲー
トと低濃度Ｓ／ＤＯＮ域のオーバラップ量を十分にとる
ことは困難であるという問題を生ずる。
トと低濃度Ｓ／ＤＯＮ域のオーバラップ量を十分にとる
ことは困難であるという問題を生ずる。
本発明は従来例の前２者のようにゲートと低濃度５ｌＤ
Ｎ域のオーバラップ量を十分にとることができるように
し、電源電圧をを低下させないで短チャネルＬＤＤ構造
のＦＥＴを再現性よく形成し、さらにこの工程と整合性
のよい不揮発性メモリセル形成を目的とする。
Ｎ域のオーバラップ量を十分にとることができるように
し、電源電圧をを低下させないで短チャネルＬＤＤ構造
のＦＥＴを再現性よく形成し、さらにこの工程と整合性
のよい不揮発性メモリセル形成を目的とする。
上記課題の解決は、半導体基板（１１）上のＦＥＴ形成
領域及びフローティングゲート型不揮発性メモリセル形
成領域の回りに分離絶縁膜（１２）を形成し。
領域及びフローティングゲート型不揮発性メモリセル形
成領域の回りに分離絶縁膜（１２）を形成し。
該基板上に順次ゲート酸化膜（１３）、下側ゲート膜（
１４）、エツチング終点検出膜（１５）を順次成長する
工程と、 ＦＥＴ形成領域の少なくともゲート９ＴＪ域
の該エツチング終点検出膜をエツチング除去する工程と
、該基板上全面に上側ゲート膜（１６）とエツチング保
護膜（１８）を成長する工程と、該エツチング保護膜及
び該上側ゲート膜をパターニングして。
１４）、エツチング終点検出膜（１５）を順次成長する
工程と、 ＦＥＴ形成領域の少なくともゲート９ＴＪ域
の該エツチング終点検出膜をエツチング除去する工程と
、該基板上全面に上側ゲート膜（１６）とエツチング保
護膜（１８）を成長する工程と、該エツチング保護膜及
び該上側ゲート膜をパターニングして。
ＦＥＴ形成領域及びメモリセル形成領域のチャネル領域
上にそれぞれ該エツチング保護膜及び該上側ゲート膜か
らなるパターンを形成する工程と、メモリセル形成領域
を注入マスクで覆い該基板に該下側ゲート膜を通して該
基板とは反対導電型のイオンを注入してＦＥＴの低濃度
ソース／ドレイン領域を形成する工程（２０）と、該注
入マスクを除去し。
上にそれぞれ該エツチング保護膜及び該上側ゲート膜か
らなるパターンを形成する工程と、メモリセル形成領域
を注入マスクで覆い該基板に該下側ゲート膜を通して該
基板とは反対導電型のイオンを注入してＦＥＴの低濃度
ソース／ドレイン領域を形成する工程（２０）と、該注
入マスクを除去し。
該パターンの側面に側壁（２１）を形成し、該パターン
及び該側壁をマスクにして該エツチング終点検出膜をエ
ツチングする工程と、該側壁及び該エツチング保護膜を
マスクにして下側ゲート膜をエツチング除去し、該基板
に該基板とは反対導電型のイオンを注入してＦＥＴの高
濃度ソース／ドレイン領域（２２）及びメモリセルのソ
ース／ドレイン領域（２３）を形成する工程とを有する
半導体装置の製造方法により達成される。
及び該側壁をマスクにして該エツチング終点検出膜をエ
ツチングする工程と、該側壁及び該エツチング保護膜を
マスクにして下側ゲート膜をエツチング除去し、該基板
に該基板とは反対導電型のイオンを注入してＦＥＴの高
濃度ソース／ドレイン領域（２２）及びメモリセルのソ
ース／ドレイン領域（２３）を形成する工程とを有する
半導体装置の製造方法により達成される。
本発明は上側ゲート膜のエツチングの際に、メモリセル
領域上のエツチング終点検出膜が露出することによりエ
ツチングを止めるようにしくこのため開口されたＦＥＴ
９Ｍ域の下側ゲート膜は殆どエツチングされない）、
又エツチング終点検出膜は側壁形成時のエツチングで除
去されるため、側壁及びエツチング保護膜をマスクにし
たゲート形成時のエツチングの際に、下側ゲート膜をエ
ツチングすることができるようにしたものである。
領域上のエツチング終点検出膜が露出することによりエ
ツチングを止めるようにしくこのため開口されたＦＥＴ
９Ｍ域の下側ゲート膜は殆どエツチングされない）、
又エツチング終点検出膜は側壁形成時のエツチングで除
去されるため、側壁及びエツチング保護膜をマスクにし
たゲート形成時のエツチングの際に、下側ゲート膜をエ
ツチングすることができるようにしたものである。
さらに、メモリセル領域のエツチング終点検出膜を残し
たことにより、上下ゲート層間にこの膜が介在すること
になり、必然的に２層ゲート構造が得られることを利用
したものである。
たことにより、上下ゲート層間にこの膜が介在すること
になり、必然的に２層ゲート構造が得られることを利用
したものである。
第１図（１）〜（７）は本発明の一実施例による。ゲー
ト電極と低濃度Ｓ／Ｄ領域をオーバラップさせたＬＤＤ
構造の形成を説明する断面図である。
ト電極と低濃度Ｓ／Ｄ領域をオーバラップさせたＬＤＤ
構造の形成を説明する断面図である。
図の素子形成領域は、左側がＦＥＴ形成領域、右側がＥ
ＦＲＯＭ形成領域である。
ＦＲＯＭ形成領域である。
第１図（１）において、 Ｓｉ基板１１にＬＯＣＯＳ法
を用いて素子形ＴＩｉ、領域の回りに分Ｍ酸化（ＳｉＯ
□）膜１２を形成し１次いで熱酸化によりゲート酸化膜
Ｉ３を形成し、その上に気相成長（ＣＶＤ）法によりゲ
ート形成用の下側ゲート膜として厚さ約１０００人の下
側ポリＳｉ膜１４． エツチング終点検出膜として厚さ
約５００大の酸化膜１５を順次成長する。
を用いて素子形ＴＩｉ、領域の回りに分Ｍ酸化（ＳｉＯ
□）膜１２を形成し１次いで熱酸化によりゲート酸化膜
Ｉ３を形成し、その上に気相成長（ＣＶＤ）法によりゲ
ート形成用の下側ゲート膜として厚さ約１０００人の下
側ポリＳｉ膜１４． エツチング終点検出膜として厚さ
約５００大の酸化膜１５を順次成長する。
第１図（２）において、 ＰＥＴ形Ｉ′Ｉ２領域の酸化
膜１５をエツチング除去する。
膜１５をエツチング除去する。
第１図（３）において、 ＣＶＤ法により、基板上全面
にゲート形成用の上側ゲート膜として厚さ約５００人の
上側ポリＳ ｉ Ｍ２Ｓ及び厚さ約１２００λのＷＳｉ
膜１７を成長する。
にゲート形成用の上側ゲート膜として厚さ約５００人の
上側ポリＳ ｉ Ｍ２Ｓ及び厚さ約１２００λのＷＳｉ
膜１７を成長する。
さらにその上に、後記第１図（６）において側壁２１を
形成するする際のエツチング保護膜として厚さ約１００
０λの酸化膜１８を成長する。
形成するする際のエツチング保護膜として厚さ約１００
０λの酸化膜１８を成長する。
第１図（４）において、酸化膜１８上のチャネル領域に
対応する領域にレジストパターン１９を形成し２これを
マスクにして酸化膜１８． ＷＳｉ膜１７．ポリＳｉ膜
Ｉ６をエツチングする。
対応する領域にレジストパターン１９を形成し２これを
マスクにして酸化膜１８． ＷＳｉ膜１７．ポリＳｉ膜
Ｉ６をエツチングする。
このときのエツチングは、酸化膜はＣＨＦｚ、 ＷＳｉ
はＣＣｌ４．ポリＳｔはＣＣＩ、を用いた反応性イオン
エツチング（Ｒｒ Ｅ）法による。
はＣＣｌ４．ポリＳｔはＣＣＩ、を用いた反応性イオン
エツチング（Ｒｒ Ｅ）法による。
このときの、エツチングの終点検出は分離領域やＥＰｌ
？０？ｌ形成頭域に残形成−域酸化膜１５の存在により
可能である。
？０？ｌ形成頭域に残形成−域酸化膜１５の存在により
可能である。
第１図（５）において、 ＢＰＲＯＭ形成頭域をレジス
トパターンで覆い、これを注入マスクとして、基板に下
側ポリＳｉ膜１４を通してりんイオン（Ｐ゛）を注入し
てＰＥＴの低濃度Ｓ／０領域２０を形成する。
トパターンで覆い、これを注入マスクとして、基板に下
側ポリＳｉ膜１４を通してりんイオン（Ｐ゛）を注入し
てＰＥＴの低濃度Ｓ／０領域２０を形成する。
Ｐ＋の注入条件は、エネルギー１００ ＫｅＶ、 ド
ーズ景ｌＸｌ０”ｃｍ−”である。
ーズ景ｌＸｌ０”ｃｍ−”である。
第１図（６）において、レジストパターンを除去し。
厚さ約２００ＯＡの酸化膜を基板全面に戒長し、エッチ
バックして側壁２１を形成する。
バックして側壁２１を形成する。
このとき、 ＥＦＲＯＭ 領域のゲート及び側壁の下以
外の酸化膜１５もエツチング除去される。
外の酸化膜１５もエツチング除去される。
第１図（７）において、側壁２１及び酸化膜１８をマス
クにして下側ポリＳｉ膜１４をエツチングする。
クにして下側ポリＳｉ膜１４をエツチングする。
次に、基板に砒素イオン（Ａｓ’）を注入してＦＥＴの
高濃度Ｓ／Ｄ領域２２とＥＰＲＯＭのＳ／Ｄ領域２３を
形成する。
高濃度Ｓ／Ｄ領域２２とＥＰＲＯＭのＳ／Ｄ領域２３を
形成する。
Ａｓ”の注入条件は、エネルギー５０ ＫｅＶ、ドーズ
：！ｌ ５ＸｌＯＩＳｃｍ−”である。
：！ｌ ５ＸｌＯＩＳｃｍ−”である。
この後、注入イオンの活性化アニールを行い。
通常の工程を経てＦＥＴを完成する。
この方法によると、エツチング終点が検出できることに
より、異方性の強いエツチング装置やガスを使用できる
ためゲート材料にポリサイドが使え、ゲート配線抵抗を
下げることができる。
より、異方性の強いエツチング装置やガスを使用できる
ためゲート材料にポリサイドが使え、ゲート配線抵抗を
下げることができる。
実施例によると、ゲートと低濃度Ｓ１０６Ｎ域のオーバ
ラップ量を約０．２μｍと大きくとれ、これにより実効
ゲート長が ０．５μｍ級のＦＥＴを５ν電源で動作さ
せることができるようになった。
ラップ量を約０．２μｍと大きくとれ、これにより実効
ゲート長が ０．５μｍ級のＦＥＴを５ν電源で動作さ
せることができるようになった。
さらに、殆ど工程の追加なしに２層ゲートの不揮発性メ
モリセルを形成することができる。
モリセルを形成することができる。
〔発明の効果］
以上説明したように本発明によれば、ゲートと低濃度Ｓ
／Ｄ領域のオ・−バラツブ量を十分にとることができる
ようになり、電源電圧をを低下させないでＬＤＤ構造の
ＦＥＴを再現性よく形成でき、これと整合性よ＜２１ゲ
ートの不揮発性メモリセルを形成することが可能となっ
た。
／Ｄ領域のオ・−バラツブ量を十分にとることができる
ようになり、電源電圧をを低下させないでＬＤＤ構造の
ＦＥＴを再現性よく形成でき、これと整合性よ＜２１ゲ
ートの不揮発性メモリセルを形成することが可能となっ
た。
第１図（１）〜（７）は本発明の一実施例による。ゲー
ト電極と低濃度ＳｉＤ 領域をオーバラップさせたＬＤ
Ｄ構造の形成を説明する断面図。 第２図（１）〜（４）は従来例による。ゲート電極と低
濃度Ｓ／Ｄ領域をオーバラップさせたＬＤＤ構造の形成
を説明する断面図。 第３図（１）、 （２）は１層ゲートＥＰＲＯＭの一例
を示す構造図。 第４図（１）〜（３）は従来のゲートと低濃度Ｓ／Ｄ領
域のオーバラップ量の少ない従来のＬＤＤ構造のＦＥＴ
と２層ゲー） ＥＦＲＯＭを有するデバイスの製造工程
の従来例を説明する断面図である。 図において。 １１は半導体基板でＳｉ基板。 １２は分離酸化膜。 １３はゲート酸化膜。 １４は下側ゲート膜で下側ポリＳｔ膜。 １５はエツチング終点検出膜で酸化膜。 １６は上側ゲート膜で上側ポリＳｉ膜。 １７は旧ｉ膜。 １８は側壁形成時のエツチング保護膜で酸化膜。 １９はレジストパターン。 ２０はＦＥＴの低濃度Ｓ／０頭域。 ２１は酸化膜からなる側壁。 ２２はＦＥＴ （７）高濃度ＳｉＤａ域。 ２３はメモリセルのＳ／Ｄ領域 実椎例の町節旧 第１回（！の１） 実拒例のｒ！ｆｒ白日 第１０（イの２） （１）平面違 （’２）Ａ−Ａ＃面 １層ヶ′ニドＥＦＲＯＭの命１ 箸 図 ａＳＳりのＩｆｒＥ ｅｉ］ 冨２起 イオン５主λ（ＩＩ） 各足釆争１の＃面厨（ＦＥ丁＋ＥＰ尺Ｏ閂）第 ４ 口
ト電極と低濃度ＳｉＤ 領域をオーバラップさせたＬＤ
Ｄ構造の形成を説明する断面図。 第２図（１）〜（４）は従来例による。ゲート電極と低
濃度Ｓ／Ｄ領域をオーバラップさせたＬＤＤ構造の形成
を説明する断面図。 第３図（１）、 （２）は１層ゲートＥＰＲＯＭの一例
を示す構造図。 第４図（１）〜（３）は従来のゲートと低濃度Ｓ／Ｄ領
域のオーバラップ量の少ない従来のＬＤＤ構造のＦＥＴ
と２層ゲー） ＥＦＲＯＭを有するデバイスの製造工程
の従来例を説明する断面図である。 図において。 １１は半導体基板でＳｉ基板。 １２は分離酸化膜。 １３はゲート酸化膜。 １４は下側ゲート膜で下側ポリＳｔ膜。 １５はエツチング終点検出膜で酸化膜。 １６は上側ゲート膜で上側ポリＳｉ膜。 １７は旧ｉ膜。 １８は側壁形成時のエツチング保護膜で酸化膜。 １９はレジストパターン。 ２０はＦＥＴの低濃度Ｓ／０頭域。 ２１は酸化膜からなる側壁。 ２２はＦＥＴ （７）高濃度ＳｉＤａ域。 ２３はメモリセルのＳ／Ｄ領域 実椎例の町節旧 第１回（！の１） 実拒例のｒ！ｆｒ白日 第１０（イの２） （１）平面違 （’２）Ａ−Ａ＃面 １層ヶ′ニドＥＦＲＯＭの命１ 箸 図 ａＳＳりのＩｆｒＥ ｅｉ］ 冨２起 イオン５主λ（ＩＩ） 各足釆争１の＃面厨（ＦＥ丁＋ＥＰ尺Ｏ閂）第 ４ 口
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）上のＦＥＴ形成領域及びフローティ
ングゲート型不揮発性メモリセル形成領域の回りに分離
絶縁膜（１２）を形成し、該基板上に順次ゲート酸化膜
（１３）、下側ゲート膜（１４）、エッチング終点検出
膜（１５）を順次成長する工程と、ＦＥＴ形成領域の少
なくともゲート領域の該エッチング終点検出膜を除去す
る工程と、 該基板上全面に上側ゲート膜（１６）とエッチング保護
膜（１８）を成長する工程と、 該エッチング保護膜及び該上側ゲート膜をパターニング
して、ＦＥＴ形成領域及びメモリセル形成領域のチャネ
ル領域上にそれぞれ該エッチング保護膜及び該上側ゲー
ト膜からなるパターンを形成する工程と、 メモリセル形成領域を注入マスクで覆い該基板に該下側
ゲート膜を通して該基板とは反対導電型のイオンを注入
してＦＥＴの低濃度ソース／ドレイン領域を形成する工
程（２０）と、 該注入マスクを除去し、該パターンの側面に側壁（２１
）を形成し、該パターン及び該側壁をマスクにして該エ
ッチング終点検出膜をエッチングする工程と、 該側壁及び該エッチング保護膜をマスクにして下側ゲー
ト膜をエッチング除去し、該基板に該基板とは反対導電
型のイオンを注入してＦＥＴの高濃度ソース／ドレイン
領域（２２）及びメモリセルのソース／ドレイン領域（
２３）を形成する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205983A JPH0370180A (ja) | 1989-08-09 | 1989-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1205983A JPH0370180A (ja) | 1989-08-09 | 1989-08-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0370180A true JPH0370180A (ja) | 1991-03-26 |
Family
ID=16515956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205983A Pending JPH0370180A (ja) | 1989-08-09 | 1989-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0370180A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001199196A (ja) * | 2000-01-21 | 2001-07-24 | Akihiro Tomota | 誕生の記念物 |
| KR100390917B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 플레시 메모리소자의 제조방법 |
| EP1353369A3 (en) * | 2002-03-29 | 2004-05-06 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
-
1989
- 1989-08-09 JP JP1205983A patent/JPH0370180A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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