JPH0370319B2 - - Google Patents
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- JPH0370319B2 JPH0370319B2 JP58233952A JP23395283A JPH0370319B2 JP H0370319 B2 JPH0370319 B2 JP H0370319B2 JP 58233952 A JP58233952 A JP 58233952A JP 23395283 A JP23395283 A JP 23395283A JP H0370319 B2 JPH0370319 B2 JP H0370319B2
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- JP
- Japan
- Prior art keywords
- signal
- logic gate
- bias
- input
- logic
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/44—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using super-conductive elements, e.g. cryotron
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はジヨセフソン論理回路に用いる信号保
持回路に係り、特に、簡単な構造で安定動作の可
能なジヨセフソン信号保持回路に関する。
持回路に係り、特に、簡単な構造で安定動作の可
能なジヨセフソン信号保持回路に関する。
ジヨセフソン論理回路は、回路が一たんスイツ
チすると電源を切らないかぎり回路をリセツトす
ることができないというラツチング動作をするた
め、バイアス電流として周期的に零電位となるパ
ルス状の信号を用い、周期的に回路をリセツトす
る方法が採用される。このため、このリセツト期
間中にも信号を消滅させないで保持する信号保持
回路を用いる必要がある。この信号保持回路とし
て、従来、インダクタンスとジヨセフソン接合と
を閉回路中に含む超伝導ループ内に永久電流を流
し、この永久電流を蓄積情報として利用する方法
が採られてきた。しかし、この場合、インダクタ
ンスを含むことから、回路の小形化が困難であ
り、また、普通のラツチングゲートに比べて動作
余裕が小さくなる等の問題点があつた。これを克
服するため、従来、電源の休止期間中にも動作す
るような位相特性としたゲートを用意し、電源の
休止期間中はこのゲートをスイツチさせ、電源が
再度立ち上がつた段階でこのゲートからの出力を
蓄積情報として読出す多相電源方式の回路も考え
られている。この多相電源方式では休止期間中に
動作するゲートのバイアスタイミングが重要とな
り、単純な構成では、いわゆるレーシング（本来
情報の蓄積がない状態であるべき動作サイクル内
で次のサイクルで情報を蓄積すべき条件になつた
とき、蓄積用ゲートのバイアスが入つたままにな
つていると、その動作サイクル内であたかも蓄積
情報があつたかのように回路が誤動作する現象）
が生じる。このため、電源信号を３相以上にし、
各相でのみ動作するゲートを用意し、さらに各相
の信号のタイミングを調整し、同一タイミング内
では次の相への信号は伝ぱんはするが、さらに次
の相へは伝ぱんしないような複雑なタイミング設
計を行つたり、あるいは遅延線を用いて蓄積ゲー
トの読出しのタイミングと書込みのタイミングと
を予め決めておきそのタイミングのみで動作する
ように回路上の工夫をこらしたりする等の手段が
採られてきた。このため、多相電源方式には、電
源供給系が複雑になつたり、タイミング動作を余
裕をもつて行わせるための遅延素子等が必要にな
つたりする問題点があり、さらに、余分な遅延を
ある程度見込む必要があることから遅延時間が大
となる等、動作性能も劣化するという大きな問題
点があつた。
チすると電源を切らないかぎり回路をリセツトす
ることができないというラツチング動作をするた
め、バイアス電流として周期的に零電位となるパ
ルス状の信号を用い、周期的に回路をリセツトす
る方法が採用される。このため、このリセツト期
間中にも信号を消滅させないで保持する信号保持
回路を用いる必要がある。この信号保持回路とし
て、従来、インダクタンスとジヨセフソン接合と
を閉回路中に含む超伝導ループ内に永久電流を流
し、この永久電流を蓄積情報として利用する方法
が採られてきた。しかし、この場合、インダクタ
ンスを含むことから、回路の小形化が困難であ
り、また、普通のラツチングゲートに比べて動作
余裕が小さくなる等の問題点があつた。これを克
服するため、従来、電源の休止期間中にも動作す
るような位相特性としたゲートを用意し、電源の
休止期間中はこのゲートをスイツチさせ、電源が
再度立ち上がつた段階でこのゲートからの出力を
蓄積情報として読出す多相電源方式の回路も考え
られている。この多相電源方式では休止期間中に
動作するゲートのバイアスタイミングが重要とな
り、単純な構成では、いわゆるレーシング（本来
情報の蓄積がない状態であるべき動作サイクル内
で次のサイクルで情報を蓄積すべき条件になつた
とき、蓄積用ゲートのバイアスが入つたままにな
つていると、その動作サイクル内であたかも蓄積
情報があつたかのように回路が誤動作する現象）
が生じる。このため、電源信号を３相以上にし、
各相でのみ動作するゲートを用意し、さらに各相
の信号のタイミングを調整し、同一タイミング内
では次の相への信号は伝ぱんはするが、さらに次
の相へは伝ぱんしないような複雑なタイミング設
計を行つたり、あるいは遅延線を用いて蓄積ゲー
トの読出しのタイミングと書込みのタイミングと
を予め決めておきそのタイミングのみで動作する
ように回路上の工夫をこらしたりする等の手段が
採られてきた。このため、多相電源方式には、電
源供給系が複雑になつたり、タイミング動作を余
裕をもつて行わせるための遅延素子等が必要にな
つたりする問題点があり、さらに、余分な遅延を
ある程度見込む必要があることから遅延時間が大
となる等、動作性能も劣化するという大きな問題
点があつた。
本発明の目的は、上記した従来技術での問題点
を解決し、ゲートの入力信号とバイアス信号との
相互間での極性依存性を利用することにより、余
分な遅延回路等によつてタイミングを細かく調整
する必要のない、簡単な構造で高速動作の可能な
ジヨセフソン信号保持回路を提供することにあ
る。
を解決し、ゲートの入力信号とバイアス信号との
相互間での極性依存性を利用することにより、余
分な遅延回路等によつてタイミングを細かく調整
する必要のない、簡単な構造で高速動作の可能な
ジヨセフソン信号保持回路を提供することにあ
る。
本発明の特徴は、バイアス信号と同一極性の入
力信号にのみ応答してスイツチする第１及び第２
の超伝導論理ゲートと、バイアス信号と同一極性
及び逆極性のいずれの入力信号にも応答してスイ
ツチする第３の超伝導論理ゲートを有し、前記第
１の論理ゲートの出力端子を第２の論理ゲートの
入力端子に接続し、第１の論理ゲートの入力端子
を第３の論理ゲートの出力端子に接続し、第１及
び第２の２つの論理ゲートにそれぞれ印加される
バイアス信号は、その周期がほぼ等しく、互いに
異符号となるタイミング区間及び互いに同符号と
なるタイミング区間を持つように位相が決められ
たバイポーラ信号であり、第３の論理ゲートに印
加されるバイアス信号は上記第２の論理ゲートに
印加されるバイアス信号を符号反転したバイポー
ラ信号であり、前記第３の論理ゲートの入力に被
蓄積信号を印加して第２の論理ゲートの出力に蓄
積信号を得る構成とすることにある。
力信号にのみ応答してスイツチする第１及び第２
の超伝導論理ゲートと、バイアス信号と同一極性
及び逆極性のいずれの入力信号にも応答してスイ
ツチする第３の超伝導論理ゲートを有し、前記第
１の論理ゲートの出力端子を第２の論理ゲートの
入力端子に接続し、第１の論理ゲートの入力端子
を第３の論理ゲートの出力端子に接続し、第１及
び第２の２つの論理ゲートにそれぞれ印加される
バイアス信号は、その周期がほぼ等しく、互いに
異符号となるタイミング区間及び互いに同符号と
なるタイミング区間を持つように位相が決められ
たバイポーラ信号であり、第３の論理ゲートに印
加されるバイアス信号は上記第２の論理ゲートに
印加されるバイアス信号を符号反転したバイポー
ラ信号であり、前記第３の論理ゲートの入力に被
蓄積信号を印加して第２の論理ゲートの出力に蓄
積信号を得る構成とすることにある。
以下、第１図により本発明の一実施例を説明す
る。第１図ａは実施例回路のブロツク構成図で、
GA１は情報蓄積用の第１の超伝導論理ゲート、
GA２は情報検出用の第２の超伝導論理ゲート、
GSは極性変換用の第３の超伝導論理ゲートであ
り、１，２，３はそれぞれ第１、第２、第３の論
理ゲートGA１，GA２，GSにバイアス信号を導
入するバイアス端子、４は被蓄積信号が注入され
る入力端子、５は第３の論理ゲートGSの出力端
子と第１の論理ゲートGA１の入力端子との接続
交点、６は第１の論理ゲートGA１の出力端子と
第２の論理ゲートGA２の入力端子との接続交
点、７は検出された蓄積信号の出力端子である。
第１図ｂはａ図中のバイアス信号のタイミング波
形図で、ITは論理ゲートGA１に対する、IBはGA
２に対する、−IBはGSに対するバイアス信号であ
り、それぞれバイアス端子１，２，３より各論理
ゲートに印加される。IT，IBともにバイポーラ形
のパルス波形を持ち、両者の周期はほぼ等しく、
互いに異符号となるタイミング区間Ａ及び互いに
同符号となるタイミング区間Ｃと、さらに信号の
過渡区間Ｂ，Ｄを含むように、さらに、IBとITと
が同時に過渡区間とならないように、各バイアス
信号の位相が決められている。一方、論理ゲート
GSのバイアス信号は、第２の論理ゲートGA２の
バイアス信号IBを符号反転した−IBである。な
お、上記各バイアス信号IT，IB，−IBの間の位相関
係は、上記の条件を満たしておればよく、細かい
位相調整を必要とするものではない。第１図ｃは
各論理ゲートのしきい値特性を示す図で、ｃ図
は論理ゲートGSに対するもの、は論理ゲート
GA１及びGA２に対するものである。即ち、論
理ゲートGSは、バイアス信号の極性に対して入
力信号が正負いずれの極性をもつていても応答し
てスイツチするしきい値特性をもち、ｃ図に斜
線で示した領域がその動作領域となる論理ゲート
である。このようなスイツチング動作を行う論理
ゲートは、例えば第４図に示すように、ジヨセフ
ソン接合Ｊ１と抵抗Ｒ１より成る第１の直列接続
回路と、ジヨセフソン接合Ｊ２と抵抗Ｒ２より成
る第２の直列接続回路とを有する並列回路網によ
つて構成できる〔特開昭56−30778号公報の第１
図参照〕。第４図において、Ｔはバイアス電流Ig
の供給端子であり、入力信号Icは一方の直列回路
のノード１０に供給され、出力は負荷抵抗RLを
介して他方の直列回路のノード１２に接続され
る。
る。第１図ａは実施例回路のブロツク構成図で、
GA１は情報蓄積用の第１の超伝導論理ゲート、
GA２は情報検出用の第２の超伝導論理ゲート、
GSは極性変換用の第３の超伝導論理ゲートであ
り、１，２，３はそれぞれ第１、第２、第３の論
理ゲートGA１，GA２，GSにバイアス信号を導
入するバイアス端子、４は被蓄積信号が注入され
る入力端子、５は第３の論理ゲートGSの出力端
子と第１の論理ゲートGA１の入力端子との接続
交点、６は第１の論理ゲートGA１の出力端子と
第２の論理ゲートGA２の入力端子との接続交
点、７は検出された蓄積信号の出力端子である。
第１図ｂはａ図中のバイアス信号のタイミング波
形図で、ITは論理ゲートGA１に対する、IBはGA
２に対する、−IBはGSに対するバイアス信号であ
り、それぞれバイアス端子１，２，３より各論理
ゲートに印加される。IT，IBともにバイポーラ形
のパルス波形を持ち、両者の周期はほぼ等しく、
互いに異符号となるタイミング区間Ａ及び互いに
同符号となるタイミング区間Ｃと、さらに信号の
過渡区間Ｂ，Ｄを含むように、さらに、IBとITと
が同時に過渡区間とならないように、各バイアス
信号の位相が決められている。一方、論理ゲート
GSのバイアス信号は、第２の論理ゲートGA２の
バイアス信号IBを符号反転した−IBである。な
お、上記各バイアス信号IT，IB，−IBの間の位相関
係は、上記の条件を満たしておればよく、細かい
位相調整を必要とするものではない。第１図ｃは
各論理ゲートのしきい値特性を示す図で、ｃ図
は論理ゲートGSに対するもの、は論理ゲート
GA１及びGA２に対するものである。即ち、論
理ゲートGSは、バイアス信号の極性に対して入
力信号が正負いずれの極性をもつていても応答し
てスイツチするしきい値特性をもち、ｃ図に斜
線で示した領域がその動作領域となる論理ゲート
である。このようなスイツチング動作を行う論理
ゲートは、例えば第４図に示すように、ジヨセフ
ソン接合Ｊ１と抵抗Ｒ１より成る第１の直列接続
回路と、ジヨセフソン接合Ｊ２と抵抗Ｒ２より成
る第２の直列接続回路とを有する並列回路網によ
つて構成できる〔特開昭56−30778号公報の第１
図参照〕。第４図において、Ｔはバイアス電流Ig
の供給端子であり、入力信号Icは一方の直列回路
のノード１０に供給され、出力は負荷抵抗RLを
介して他方の直列回路のノード１２に接続され
る。
第４図の論理ゲートを使用すると、上記特開昭
56−30778号公報の第２図、第３図に示された動
作によつて、同公報の第４図に示された特性を得
ることができる。これは、本発明実施例の第１図
ｃ，に示した論理ゲートGSに要求される特性
のうち、バイアス電流と入力信号が共に正の場合
に相当する。さらに以下に説明するように、同じ
回路を用いて、バイアス電流Igが負で入力信号Ic
が正の場合、バイアス電流Igが正で入力信号Icは
負の場合、バイアス電流Igが負で入力信号Icが負
の場合についても、同様のスイツチング動作が可
能であり、したがつて、第４図の回路で第１図
ｃ，に示した全ての特性を実現することができ
る。
56−30778号公報の第２図、第３図に示された動
作によつて、同公報の第４図に示された特性を得
ることができる。これは、本発明実施例の第１図
ｃ，に示した論理ゲートGSに要求される特性
のうち、バイアス電流と入力信号が共に正の場合
に相当する。さらに以下に説明するように、同じ
回路を用いて、バイアス電流Igが負で入力信号Ic
が正の場合、バイアス電流Igが正で入力信号Icは
負の場合、バイアス電流Igが負で入力信号Icが負
の場合についても、同様のスイツチング動作が可
能であり、したがつて、第４図の回路で第１図
ｃ，に示した全ての特性を実現することができ
る。
バイアス電流Igが負で入力信号Icが正の場合、
バイアス電流は、接地点からＲ１，Ｊ１及びＪ
２，Ｒ２の二つの経路に分流してバイアス電流端
子Ｔに流れる。この状態で正の入力信号Icが加え
られると、この電流は入力端子INからＲ１を通
つて接地点、及び入力端子INからＪ１，Ｒ２，
Ｊ２を介して接地点に至る二つの経路を流れる。
この時、接合Ｊ１では入力信号とバイアス電流が
足し合わせられるので、この接合の最大ジヨセフ
ソン電流を越え、この接合をスイツチングするこ
とができる。すると、接合Ｊ１は高抵抗な状態と
なり、バイアス電流のほとんどは接合Ｊ２を流れ
る様になり、この接合をスイツチングする。入力
信号はその後、端子INよりＲ１を介して接地点
に流れるようになり、入力信号と出力信号は分離
される。また、バイアス電流は接合Ｊ１とＪ２が
高抵抗となつた後は、接地点から負荷抵抗RLと
Ｒ２を介してバイアス供給端子に流れるようにな
り、出力信号を取り出すことができる。
バイアス電流は、接地点からＲ１，Ｊ１及びＪ
２，Ｒ２の二つの経路に分流してバイアス電流端
子Ｔに流れる。この状態で正の入力信号Icが加え
られると、この電流は入力端子INからＲ１を通
つて接地点、及び入力端子INからＪ１，Ｒ２，
Ｊ２を介して接地点に至る二つの経路を流れる。
この時、接合Ｊ１では入力信号とバイアス電流が
足し合わせられるので、この接合の最大ジヨセフ
ソン電流を越え、この接合をスイツチングするこ
とができる。すると、接合Ｊ１は高抵抗な状態と
なり、バイアス電流のほとんどは接合Ｊ２を流れ
る様になり、この接合をスイツチングする。入力
信号はその後、端子INよりＲ１を介して接地点
に流れるようになり、入力信号と出力信号は分離
される。また、バイアス電流は接合Ｊ１とＪ２が
高抵抗となつた後は、接地点から負荷抵抗RLと
Ｒ２を介してバイアス供給端子に流れるようにな
り、出力信号を取り出すことができる。
バイアス電流Igが正で入力信号Icが負の場合、
バイアス電流はバイアス電流端子ＴよりＪ１，Ｒ
１を介して経路とＲ２とＪ２を介した経路に分流
する。一方負の入力電流は、接地点からＲ１を介
して入力端子INへの経路と、Ｊ２，Ｒ２，Ｊ１
を介してINへ至る経路に分流する。このとき、
接合Ｊ１においてはバイアス電流と入力信号が足
し合わせられるので、この接合の最大ジヨセフソ
ン電流を越えることが可能であり、したがつてこ
の接合をスイツチすることができる。すると、接
合Ｊ１は高抵抗となり、バイアス電流のほとんど
はＲ２，Ｊ２の経路を流れ、接合Ｊ２をスイツチ
することができる。接合Ｊ１，Ｊ２がスイツチし
て高抵抗となつた後は、入力信号は接地点からＲ
１を介して入力信号INへ流れ、入力信号と出力
信号の分離が行なわれる。一方、バイアス電流は
Ｒ２，RLを介して接地点に流れる。この動作に
よつて出力信号を取り出すことができる。
バイアス電流はバイアス電流端子ＴよりＪ１，Ｒ
１を介して経路とＲ２とＪ２を介した経路に分流
する。一方負の入力電流は、接地点からＲ１を介
して入力端子INへの経路と、Ｊ２，Ｒ２，Ｊ１
を介してINへ至る経路に分流する。このとき、
接合Ｊ１においてはバイアス電流と入力信号が足
し合わせられるので、この接合の最大ジヨセフソ
ン電流を越えることが可能であり、したがつてこ
の接合をスイツチすることができる。すると、接
合Ｊ１は高抵抗となり、バイアス電流のほとんど
はＲ２，Ｊ２の経路を流れ、接合Ｊ２をスイツチ
することができる。接合Ｊ１，Ｊ２がスイツチし
て高抵抗となつた後は、入力信号は接地点からＲ
１を介して入力信号INへ流れ、入力信号と出力
信号の分離が行なわれる。一方、バイアス電流は
Ｒ２，RLを介して接地点に流れる。この動作に
よつて出力信号を取り出すことができる。
バイアス電流Igが負で入力信号が負の場合、バ
イアス電流は接地点からＲ１，Ｊ１を介する経路
と、Ｒ２，Ｊ２を介する経路に分かれてバイアス
電流端子Ｔに流れる。入力信号は接地点からＲ１
を介して入力端子INに流れる経路と、接地点か
らＪ２，Ｒ２，Ｊ１を介する経路に分かれて流れ
る。この場合、接合Ｊ２においては、バイアス電
流と入力信号が重ね合わせられるので、接合Ｊ２
の最大ジヨセフソン電流を越えることが可能とな
り、この接合を高抵抗状態にスイツチングする。
すると、バイアス電流のほとんどは接合Ｊ１を流
れ、これをスイツチする。こうして、接合Ｊ１，
Ｊ２が高抵抗となつた後は、入力信号は接地点か
らＲ１を介して入力端子INに流れる。これによ
つて、入力信号と出力信号が分離される。一方、
バイアス電流は接地点からRL，Ｒ２を介してバ
イアス電流供給端子に流れるようになり、出力信
号を得ることができる。
イアス電流は接地点からＲ１，Ｊ１を介する経路
と、Ｒ２，Ｊ２を介する経路に分かれてバイアス
電流端子Ｔに流れる。入力信号は接地点からＲ１
を介して入力端子INに流れる経路と、接地点か
らＪ２，Ｒ２，Ｊ１を介する経路に分かれて流れ
る。この場合、接合Ｊ２においては、バイアス電
流と入力信号が重ね合わせられるので、接合Ｊ２
の最大ジヨセフソン電流を越えることが可能とな
り、この接合を高抵抗状態にスイツチングする。
すると、バイアス電流のほとんどは接合Ｊ１を流
れ、これをスイツチする。こうして、接合Ｊ１，
Ｊ２が高抵抗となつた後は、入力信号は接地点か
らＲ１を介して入力端子INに流れる。これによ
つて、入力信号と出力信号が分離される。一方、
バイアス電流は接地点からRL，Ｒ２を介してバ
イアス電流供給端子に流れるようになり、出力信
号を得ることができる。
以上に示したように、第４図に示した回路網を
備えた論理ゲートを用いることにより、バイアス
電流と入力信号の極性の全ての組み合わせにおい
て、スイツチングが可能であることが分かる。し
たがつて、このスイツチング素子を使用すること
で、本実施例の第１図ｃ，に示した特性が実現
できる。
備えた論理ゲートを用いることにより、バイアス
電流と入力信号の極性の全ての組み合わせにおい
て、スイツチングが可能であることが分かる。し
たがつて、このスイツチング素子を使用すること
で、本実施例の第１図ｃ，に示した特性が実現
できる。
一方、GA１及びGA２は、バイアス信号に対
して、入力信号が同一極性のときは応答してスイ
ツチするが、逆極性の入力信号であるときは応答
しないしきい値特性をもち、第１図ｃ，に斜線
で示した領域が動作領域となる論理ゲートであ
る。このようなスイツチング動作を行う論理ゲー
トは、例えば第５図に示す回路によつて実現でき
る〔特開昭57−132431号公報の第１図参照〕。第
５図において、T1は入力信号IAの入力端子、T2
はバイアス電流IBの入力端子、T3は信号出力端子
である。
して、入力信号が同一極性のときは応答してスイ
ツチするが、逆極性の入力信号であるときは応答
しないしきい値特性をもち、第１図ｃ，に斜線
で示した領域が動作領域となる論理ゲートであ
る。このようなスイツチング動作を行う論理ゲー
トは、例えば第５図に示す回路によつて実現でき
る〔特開昭57−132431号公報の第１図参照〕。第
５図において、T1は入力信号IAの入力端子、T2
はバイアス電流IBの入力端子、T3は信号出力端子
である。
この第５図の回路を使用すると、バイアス電流
IBと入力信号IAが共に正の場合、上記特開昭57−
132431号公報の第３図に示される特性を実現でき
ることが同公報の第２図の動作説明図を用いて説
明されている。この第３図は、本発明実施例の第
１図ｃ，に示した論理ゲートGA１，GA２に
要求される特性のうち、バイアス電流と入力信号
が共に正の場合に相当する。さらに以下に説明す
るように、バイアス電流と入力信号のその他の極
性の組み合わせの場合にも、第５図回路により、
第１図ｃ，に示した特性をもつ論理ゲートを実
現できる。
IBと入力信号IAが共に正の場合、上記特開昭57−
132431号公報の第３図に示される特性を実現でき
ることが同公報の第２図の動作説明図を用いて説
明されている。この第３図は、本発明実施例の第
１図ｃ，に示した論理ゲートGA１，GA２に
要求される特性のうち、バイアス電流と入力信号
が共に正の場合に相当する。さらに以下に説明す
るように、バイアス電流と入力信号のその他の極
性の組み合わせの場合にも、第５図回路により、
第１図ｃ，に示した特性をもつ論理ゲートを実
現できる。
バイアス電流IBが正で入力信号IAが負の場合バ
イアス電流はバイアス電流端子T2からＲ１，Ｊ
２を介する経路と、Ｒ２，Ｊ２を介する経路を通
して接地点に流れる。入力信号は接地点から接合
Ｊ２を介して入力端子T2に流れる。この場合、
接合Ｊ１はバイアス電流と入力信号が打ち消し合
うためスイツチングしない。接合Ｊ２には分流さ
れたバイアス電流だけが流れるので、これもスイ
ツチしない。従つて、この場合はこの論理ゲート
はスイツチしない。
イアス電流はバイアス電流端子T2からＲ１，Ｊ
２を介する経路と、Ｒ２，Ｊ２を介する経路を通
して接地点に流れる。入力信号は接地点から接合
Ｊ２を介して入力端子T2に流れる。この場合、
接合Ｊ１はバイアス電流と入力信号が打ち消し合
うためスイツチングしない。接合Ｊ２には分流さ
れたバイアス電流だけが流れるので、これもスイ
ツチしない。従つて、この場合はこの論理ゲート
はスイツチしない。
バイアス電流IBが負で入力信号IAが正の場合、
バイアス電流は接地点からＪ１，Ｒ１の経路と、
Ｊ２，Ｒ２の経路に分かれてバイアス電流端子
T2に流れる。入力信号は入力端子T1からＪ２を
介して接地点に流れる。この状態では、接合Ｊ１
では入力信号とバイアス電流は打ち消し合つて流
れるので、この接合をスイツチすることはできな
い。接合Ｊ２には分流されたバイアス電流だけが
流れるので、これもスイツチしない。従つて、こ
の場合はこの論理ゲートはスイツチしない。
バイアス電流は接地点からＪ１，Ｒ１の経路と、
Ｊ２，Ｒ２の経路に分かれてバイアス電流端子
T2に流れる。入力信号は入力端子T1からＪ２を
介して接地点に流れる。この状態では、接合Ｊ１
では入力信号とバイアス電流は打ち消し合つて流
れるので、この接合をスイツチすることはできな
い。接合Ｊ２には分流されたバイアス電流だけが
流れるので、これもスイツチしない。従つて、こ
の場合はこの論理ゲートはスイツチしない。
バイアス電流IBが負で入力信号IAが負の場合、
第５図において、バイアス電流は接地点からＪ
１，Ｒ１の経路と、Ｊ２，Ｒ２の経路に分かれて
バイアス電流端子T2に流れる。入力信号は接地
点からＪ２を介して入力端子T1に流れる。この
とき、接合Ｊ１ではバイアス電流と入力信号が重
ね合わせられるので、この接合をスイツチするこ
とができる。これによつて、Ｊ１は高抵抗にスイ
ツチし、バイアス電流のほとんどは接合Ｊ２に流
れ、この接合をスイツチして高抵抗にする。その
後、バイアス電流は接地点から出力端子T3に接
続される負荷抵抗（第５図には記入されていな
い）と、抵抗Ｒ２を介してバイアス電流端子T2
に流れるようになり、出力信号を得る。
第５図において、バイアス電流は接地点からＪ
１，Ｒ１の経路と、Ｊ２，Ｒ２の経路に分かれて
バイアス電流端子T2に流れる。入力信号は接地
点からＪ２を介して入力端子T1に流れる。この
とき、接合Ｊ１ではバイアス電流と入力信号が重
ね合わせられるので、この接合をスイツチするこ
とができる。これによつて、Ｊ１は高抵抗にスイ
ツチし、バイアス電流のほとんどは接合Ｊ２に流
れ、この接合をスイツチして高抵抗にする。その
後、バイアス電流は接地点から出力端子T3に接
続される負荷抵抗（第５図には記入されていな
い）と、抵抗Ｒ２を介してバイアス電流端子T2
に流れるようになり、出力信号を得る。
以上の動作により、第５図に示した回路構成を
備えた論理ゲートを使用することにより、バイア
ス電流と入力信号の極性が等しい場合にだけ、ス
イツチングが行なわれる、第１図ｃ，の特性を
実現することができる。
備えた論理ゲートを使用することにより、バイア
ス電流と入力信号の極性が等しい場合にだけ、ス
イツチングが行なわれる、第１図ｃ，の特性を
実現することができる。
以上の構成において、いま、図示されていない
外部回路から入力端子４にバイアス電流IBの極性
の正負にしたがつて正負に反転する入力信号が印
加されたとすると、論理ゲートGSはいずれの極
性の入力信号にも応答するしきい値特性を持つこ
とから、入力信号の極性によらず論理ゲートGS
がスイツチして出力電流を発生し、これを、接続
交点５を介して論理ゲートGA１に−IBの極性の
正負にしたがつて正負に反転する信号を供給す
る。一方、この接続交点５から供給される出力電
流のタイミングがＣ，Ｄ，Ａいずれのタイミング
であつたとしても、論理ゲートGA１は、そのし
きい値特性のため、Ａのタイミングになるまでス
イツチしない。Ａのタイミングにおいて、論理ゲ
ートGA１は、バイアス信号ITと上記接続交点５
から供給されてくる入力信号とが同一極性にな
り、スイツチ動作が起こる。
外部回路から入力端子４にバイアス電流IBの極性
の正負にしたがつて正負に反転する入力信号が印
加されたとすると、論理ゲートGSはいずれの極
性の入力信号にも応答するしきい値特性を持つこ
とから、入力信号の極性によらず論理ゲートGS
がスイツチして出力電流を発生し、これを、接続
交点５を介して論理ゲートGA１に−IBの極性の
正負にしたがつて正負に反転する信号を供給す
る。一方、この接続交点５から供給される出力電
流のタイミングがＣ，Ｄ，Ａいずれのタイミング
であつたとしても、論理ゲートGA１は、そのし
きい値特性のため、Ａのタイミングになるまでス
イツチしない。Ａのタイミングにおいて、論理ゲ
ートGA１は、バイアス信号ITと上記接続交点５
から供給されてくる入力信号とが同一極性にな
り、スイツチ動作が起こる。
GA１がスイツチするとITの極性の正負にした
がつて正負に反転する出力信号が接続交点６を介
してGA２に導入される。時間が経過してＢのタ
イミングになると、IB及び−IBがこのタイミング
区間で零電位を通過することから、GS及びGA２
はリセツトされる。もし、外部論理回路がIBある
いは−IBと同一位相で動作しておれば、その外部
論理回路もＢのタイミングでリセツトされる。一
方、GA１はＢのタイミング区間ではスイツチし
たままである。これは、タイミングＢの区間で
GA１に情報が蓄積されていることになる。
がつて正負に反転する出力信号が接続交点６を介
してGA２に導入される。時間が経過してＢのタ
イミングになると、IB及び−IBがこのタイミング
区間で零電位を通過することから、GS及びGA２
はリセツトされる。もし、外部論理回路がIBある
いは−IBと同一位相で動作しておれば、その外部
論理回路もＢのタイミングでリセツトされる。一
方、GA１はＢのタイミング区間ではスイツチし
たままである。これは、タイミングＢの区間で
GA１に情報が蓄積されていることになる。
次のＣのタイミング区間になると、GA１から
の出力信号とバイアス信号IBとの極性が一致す
る。GA２のしきい値特性により、即ち、同一極
性において応答するという前記しきい値特性によ
り、IBの立ち上がりと共にGA２がスイツチして
出力端子７を介してバイアス電流IBの極性の正負
にしたがつて、つまり、入力端子４での入力信号
の極性の正負にしたがつて、正負に反転する出力
信号を発生する。これは、IBの立ち上がり時点
で、蓄積信号が読出されることに対応する。この
読出し信号を基に、出力端子７の後段の回路が動
作することになる。
の出力信号とバイアス信号IBとの極性が一致す
る。GA２のしきい値特性により、即ち、同一極
性において応答するという前記しきい値特性によ
り、IBの立ち上がりと共にGA２がスイツチして
出力端子７を介してバイアス電流IBの極性の正負
にしたがつて、つまり、入力端子４での入力信号
の極性の正負にしたがつて、正負に反転する出力
信号を発生する。これは、IBの立ち上がり時点
で、蓄積信号が読出されることに対応する。この
読出し信号を基に、出力端子７の後段の回路が動
作することになる。
さらに時間が経過してＤのタイミングになる
と、この区間でITが零電位を通過することから、
GA１はリセツトする。このリセツト状態は、次
のＡのタイミングまで続き、この時点で前段回路
から、蓄積すべき新たな入力信号が注入される場
合、上記と同様の動作を行い、再度情報の蓄積を
行わせることができる。
と、この区間でITが零電位を通過することから、
GA１はリセツトする。このリセツト状態は、次
のＡのタイミングまで続き、この時点で前段回路
から、蓄積すべき新たな入力信号が注入される場
合、上記と同様の動作を行い、再度情報の蓄積を
行わせることができる。
一方、Ａタイミングで蓄積すべき情報がない場
合、GA１はスイツチせず、従つて接続交点６に
は信号が供給されず、IBのサイクルのはじめのＣ
時点では読出し情報が得られない。即ち、蓄積す
べき情報がないときにはGA２から出力の発生は
なく、動作として正常であることがわかる。
合、GA１はスイツチせず、従つて接続交点６に
は信号が供給されず、IBのサイクルのはじめのＣ
時点では読出し情報が得られない。即ち、蓄積す
べき情報がないときにはGA２から出力の発生は
なく、動作として正常であることがわかる。
上記の動作において、GA１がスイツチするＡ
タイミング区間では、GA２は、GA１がスイツ
チしたことによつて流入してくる信号によつて、
スイツチすることはない。何故なら、このＡタイ
ミング区間ではGA２への入力信号とバイアス信
号IBの極性が逆であるから。一方、GA１はＤの
タイミングにおいて必ずリセツトされ、新たな蓄
積信号はＡのタイミングでしかGA１に記憶され
ることはない。即ち、換言すると、新たな入力信
号によつてGA１，GA２が同時にスイツチをす
ることがないことを示しており、最大の問題点で
あるレーシングが、この実施例回路では起こらな
いことを示している。
タイミング区間では、GA２は、GA１がスイツ
チしたことによつて流入してくる信号によつて、
スイツチすることはない。何故なら、このＡタイ
ミング区間ではGA２への入力信号とバイアス信
号IBの極性が逆であるから。一方、GA１はＤの
タイミングにおいて必ずリセツトされ、新たな蓄
積信号はＡのタイミングでしかGA１に記憶され
ることはない。即ち、換言すると、新たな入力信
号によつてGA１，GA２が同時にスイツチをす
ることがないことを示しており、最大の問題点で
あるレーシングが、この実施例回路では起こらな
いことを示している。
以上のように、第１図実施例はラツチとして正
常動作をする。この実施例回路は、論理ゲートの
スイツチング動作のみでラツチ機能を実現できる
ことから、従来の永久電流を蓄積するといつた複
雑な機能を必要としない。このため、動作マージ
ンを大きくとれるという利点がある。また、この
実施例回路では、２相の信号と、そのうちの一つ
の信号の逆位相信号という、簡単に作ることので
きる動作タイミング信号で動作させることができ
るという、従来にない大きな利点がある。
常動作をする。この実施例回路は、論理ゲートの
スイツチング動作のみでラツチ機能を実現できる
ことから、従来の永久電流を蓄積するといつた複
雑な機能を必要としない。このため、動作マージ
ンを大きくとれるという利点がある。また、この
実施例回路では、２相の信号と、そのうちの一つ
の信号の逆位相信号という、簡単に作ることので
きる動作タイミング信号で動作させることができ
るという、従来にない大きな利点がある。
第２図は本発明の他の実施例を示す回路のブロ
ツク構成図で、第１図実施例に否定論理ゲート
GIを追加して、出力端子７と７′とから互いに補
完関係にある２つの信号を得ようとするものであ
る。即ち、接続交点６からのGA１の出力信号を
入力信号に受け、GA２のバイアス信号IBをバイ
アス信号とし、そして、バイアス信号の立ち上が
り時に入力信号が存在するときにはスイツチせ
ず、入力信号が存在しないときにはスイツチする
否定論理ゲートGIが追加されている。この第２
図回路によれば、第１図実施例の有する特長に加
えて、さらに、出力端子７から出力信号の発生が
ない時に出力端子７′から蓄積信号の補信号を取
り出すことが可能となるという特長がある。な
お、第２図実施例回路を構成するためには、GA
２としてフアンアウトが２の論理ゲートを要求さ
れることになるが、これは現状の技術により達成
可能である。
ツク構成図で、第１図実施例に否定論理ゲート
GIを追加して、出力端子７と７′とから互いに補
完関係にある２つの信号を得ようとするものであ
る。即ち、接続交点６からのGA１の出力信号を
入力信号に受け、GA２のバイアス信号IBをバイ
アス信号とし、そして、バイアス信号の立ち上が
り時に入力信号が存在するときにはスイツチせ
ず、入力信号が存在しないときにはスイツチする
否定論理ゲートGIが追加されている。この第２
図回路によれば、第１図実施例の有する特長に加
えて、さらに、出力端子７から出力信号の発生が
ない時に出力端子７′から蓄積信号の補信号を取
り出すことが可能となるという特長がある。な
お、第２図実施例回路を構成するためには、GA
２としてフアンアウトが２の論理ゲートを要求さ
れることになるが、これは現状の技術により達成
可能である。
第３図は本発明のさらに他の実施例を示す回路
のブロツク構成図で、これは、GA１の後段に超
伝導論理回路Ｌを挿入し、このＬをGA１と同じ
バイアスタイミングITで動作させる構成としたも
のである。この超伝導論理回路Ｌは、一つ以上の
超伝導論理ゲートが接続されて構成され、入力信
号に対して任意の論理機能を与え、出力信号を発
生するものであればよく、第１図ｃ，に示した
特性をもつ必要はない。即ち、ラツチ回路として
の動作特性は、GS，GA１，GA２の特性のみで
実現されるものである。この論理回路Ｌを挿入し
ない実施例である第１図ａにおいては、計算機機
能に必要な論理回路は端子７と４の間に接続され
る。この場合、この回路の論理機能は、第１図ｂ
に示したバイアス電流波形において、Ａ，Ｃ，Ｄ
の区間で行なわれる。従つて、バイアス電流IBが
極性を反転する区間Ｂでは論理動作は行わない。
これに対して、第３図に示した実施例ではゲート
GA１，GA２の間にバイアス電流ITで動作する論
理回路Ｌを挿入している。この回路構成によつ
て、バイアス電流IBが極性を反転している間に
も、バイアス電流ITによつて、論理回路Ｌは論理
動作を行うことが可能である。これにより、第１
図で端子７と４の間に接続された論理回路の持つ
論理機能の一部を、論理回路Ｌに分割すれば、第
１図ｂに示したＡ，Ｂ，Ｃ，Ｄ全ての区間で論理
動作を実現することが可能になる。これは、同じ
クロツク周期Ａ＋Ｂ＋Ｃ＋Ｄの間に、（Ａ＋Ｂ＋
Ｃ＋Ｄ）／（Ａ＋Ｃ＋Ｄ）だけ多くの論理動作を
行なうことを意味することから、少ないクロツク
周期で同じ論理動作を終了させることが可能とな
る。すなわちこれは、ジヨセフソン論理回路の動
作の高速化が実現できたことになる。
のブロツク構成図で、これは、GA１の後段に超
伝導論理回路Ｌを挿入し、このＬをGA１と同じ
バイアスタイミングITで動作させる構成としたも
のである。この超伝導論理回路Ｌは、一つ以上の
超伝導論理ゲートが接続されて構成され、入力信
号に対して任意の論理機能を与え、出力信号を発
生するものであればよく、第１図ｃ，に示した
特性をもつ必要はない。即ち、ラツチ回路として
の動作特性は、GS，GA１，GA２の特性のみで
実現されるものである。この論理回路Ｌを挿入し
ない実施例である第１図ａにおいては、計算機機
能に必要な論理回路は端子７と４の間に接続され
る。この場合、この回路の論理機能は、第１図ｂ
に示したバイアス電流波形において、Ａ，Ｃ，Ｄ
の区間で行なわれる。従つて、バイアス電流IBが
極性を反転する区間Ｂでは論理動作は行わない。
これに対して、第３図に示した実施例ではゲート
GA１，GA２の間にバイアス電流ITで動作する論
理回路Ｌを挿入している。この回路構成によつ
て、バイアス電流IBが極性を反転している間に
も、バイアス電流ITによつて、論理回路Ｌは論理
動作を行うことが可能である。これにより、第１
図で端子７と４の間に接続された論理回路の持つ
論理機能の一部を、論理回路Ｌに分割すれば、第
１図ｂに示したＡ，Ｂ，Ｃ，Ｄ全ての区間で論理
動作を実現することが可能になる。これは、同じ
クロツク周期Ａ＋Ｂ＋Ｃ＋Ｄの間に、（Ａ＋Ｂ＋
Ｃ＋Ｄ）／（Ａ＋Ｃ＋Ｄ）だけ多くの論理動作を
行なうことを意味することから、少ないクロツク
周期で同じ論理動作を終了させることが可能とな
る。すなわちこれは、ジヨセフソン論理回路の動
作の高速化が実現できたことになる。
以上述べてきた実施例の他に、ジヨセフソン信
号保持回路の理念を変えることなく、種々の変
形、変更の可能なことはいうまでもない。例え
ば、IBと−IBの相を入れ換えても、また、ITの代
りにIBを用いIBの代りにITを用いその逆極性の信
号を採用することもできる。さらに、GA１，
GA２として、バイアス信号と入力信号とが逆極
性のときのみ応答するしきい値特性のゲートを用
いても同様の回路を構成することが可能である。
号保持回路の理念を変えることなく、種々の変
形、変更の可能なことはいうまでもない。例え
ば、IBと−IBの相を入れ換えても、また、ITの代
りにIBを用いIBの代りにITを用いその逆極性の信
号を採用することもできる。さらに、GA１，
GA２として、バイアス信号と入力信号とが逆極
性のときのみ応答するしきい値特性のゲートを用
いても同様の回路を構成することが可能である。
以上説明したように、本発明によれば、遅延調
整というような複雑な動作タイミング調整を必要
としないで、わずかな個数の超伝導論理ゲートで
構成される簡単な回路で、論理ゲートによるスイ
ツチング動作を基にラツチング動作を実現させて
いることから、小形、かつ広動作マージンという
大きな利点を有している。
整というような複雑な動作タイミング調整を必要
としないで、わずかな個数の超伝導論理ゲートで
構成される簡単な回路で、論理ゲートによるスイ
ツチング動作を基にラツチング動作を実現させて
いることから、小形、かつ広動作マージンという
大きな利点を有している。
第１図は本発明の一実施例図でａは回路のブロ
ツク構成図、ｂはバイアス信号の動作タイミング
図、ｃは論理ゲートのしきい値特性図ではGS
に、はGA１及びGA２に対するもの、第２図
及び第３図はそれぞれ本発明の他の実施例を示す
回路のブロツク構成図、第４図は本発明における
論理ゲートGSの一例を示す回路図、第５図は同
じく論理ゲートGA１，GA２の一例を示す回路
図である。 ＜符号の説明＞１，２，３……バイアス端子、
４……入力端子、５，６……接続交点、７，７′
……出力端子、GA１，GA２，GS……超伝導論
理ゲート、GI……否定論理ゲート、Ｌ……超伝
導論理回路、IT，IB，−IB……バイアス信号。
ツク構成図、ｂはバイアス信号の動作タイミング
図、ｃは論理ゲートのしきい値特性図ではGS
に、はGA１及びGA２に対するもの、第２図
及び第３図はそれぞれ本発明の他の実施例を示す
回路のブロツク構成図、第４図は本発明における
論理ゲートGSの一例を示す回路図、第５図は同
じく論理ゲートGA１，GA２の一例を示す回路
図である。 ＜符号の説明＞１，２，３……バイアス端子、
４……入力端子、５，６……接続交点、７，７′
……出力端子、GA１，GA２，GS……超伝導論
理ゲート、GI……否定論理ゲート、Ｌ……超伝
導論理回路、IT，IB，−IB……バイアス信号。
Claims (1)
- 【特許請求の範囲】 １ バイアス信号と同一極性の入力信号にのみ応
答してスイツチする第１及び第２の超伝導論理ゲ
ートと、バイアス信号と同一極性及び逆極性のい
ずれの入力信号にも応答してスイツチする第３の
超伝導論理ゲートを有し、前記第１の論理ゲート
の出力端子を第２の論理ゲートの入力端子に接続
し、第１の論理ゲートの入力端子を第３の論理ゲ
ートの出力端子に接続し、第１及び第２の２つの
論理ゲートにそれぞれ印加されるバイアス信号
は、その周期がほぼ等しく、互いに異符号となる
タイミング区間及び互いに同符号となるタイミン
グ区間を持つように位相が決められたバイポーラ
信号であり、第３の論理ゲートに印加されるバイ
アス信号は上記第２の論理ゲートに印加されるバ
イアス信号を符号反転したバイポーラ信号であ
り、前記第３の論理ゲートの入力に被蓄積信号を
印加して第２の論理ゲートの出力に蓄積信号を得
ることを特徴とするジヨセフソン信号保持回路。 ２ バイアス信号と同一極性の入力信号にのみ応
答してスイツチする第１及び第２の超伝導論理ゲ
ートと、バイアス信号と同一極性及び逆極性のい
ずれの入力信号にも応答してスイツチする第３の
超伝導論理ゲートを有し、前記第１の論理ゲート
の出力端子を第２の論理ゲートの入力端子に接続
し、第１の論理ゲートの入力端子を第３の論理ゲ
ートの出力端子に接続し、第１及び第２の２つの
論理ゲートにそれぞれ印加されるバイアス信号
は、その周期がほぼ等しく、互いに異符号となる
タイミング区間及び互いに同符号となるタイミン
グ区間を持つように位相が決められたバイポーラ
信号であり、第３の論理ゲートに印加されるバイ
アス信号は上記第２の論理ゲートに印加されるバ
イアス信号を符号反転したバイポーラ信号であ
り、さらに上記第１の論理ゲートの出力信号を入
力信号とし第２の論理ゲートのバイアス信号と同
一タイミングで動作する否定論理ゲートを設け、
この否定論理ゲートは、バイアス信号の立ち上が
り時に入力信号が印加されていると応答してスイ
ツチするが入力信号が印加されていないと応答し
ないしきい値特性を持ち、前記第３の論理ゲート
の入力に被蓄積信号を印加して前記第２の論理ゲ
ートの出力に蓄積信号を得ると共に前記否定論理
ゲートの出力に上記蓄積信号の補信号を得ること
を特徴とするジヨセフソン信号保持回路。 ３ バイアス信号と同一極性の入力信号にのみ応
答してスイツチする第１及び第２の超伝導論理ゲ
ートと、バイアス信号と同一極性及び逆極性のい
ずれの入力信号にも応答してスイツチする第３の
超伝導論理ゲートを有し、前記第１の論理ゲート
の出力端子と第２の論理ゲートの入力端子の間に
第１の論理ゲートのバイアス信号と同一タイミン
グのバイアス信号で動作する超伝導論理回路を接
続し、第１の論理ゲートの入力端子を第３の論理
ゲートの出力端子に接続し、第１及び第２の２つ
の論理ゲートにそれぞれ印加されるバイアス信号
は、その周期がほぼ等しく、互いに異符号となる
タイミング区間及び互いに同符号となるタイミン
グ区間を持つように位相が決められたバイポーラ
信号であり、第３の論理ゲートに印加されるバイ
アス信号は上記第２の論理ゲートに印加されるバ
イアス信号を符号反転したバイポーラ信号であ
り、第３の論理ゲートの入力に被蓄積信号を印加
して第２の論理ゲートの出力に蓄積信号を得るこ
とを特徴とするジヨセフソン信号保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233952A JPS60125995A (ja) | 1983-12-12 | 1983-12-12 | ジョセフソン信号保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233952A JPS60125995A (ja) | 1983-12-12 | 1983-12-12 | ジョセフソン信号保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60125995A JPS60125995A (ja) | 1985-07-05 |
| JPH0370319B2 true JPH0370319B2 (ja) | 1991-11-07 |
Family
ID=16963192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233952A Granted JPS60125995A (ja) | 1983-12-12 | 1983-12-12 | ジョセフソン信号保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60125995A (ja) |
-
1983
- 1983-12-12 JP JP58233952A patent/JPS60125995A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60125995A (ja) | 1985-07-05 |
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