JPH0661812A

JPH0661812A - デイジタル処理装置

Info

Publication number: JPH0661812A
Application number: JP4061298A
Authority: JP
Inventors: Ronald D Gillingham; ロナルド・デイーン・ジリンガム; James F Mikos; ジエームス・フランシス・ミコス; James David Strom; ジエームス・デビツト・ストロム; John T Trnka; ジヨン・トーマス・トルンカ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-03-29
Filing date: 1992-02-15
Publication date: 1994-03-04
Also published as: EP0506595A1; US5124571A

Abstract

(57)【要約】（修正有）【目的】多重半導体チツプを有するクロツク同期型デイ
ジタルシステムの動作速度を増大させる。【構成】単一位相の方形波マスタクロツク信号ＭＣを発
生するクロックモジュール１１１０と、マスタクロック
信号ＭＣを運ぶクロツクバス１１３２と、クロツクバス
１１３２に結合して単一位相の方形波マスタクロツクＭ
Ｃを周波数Ｆ_CLKで処理波形に変換する手段を有するク
ロツク位相発生回路１２１３、１２２３、１２３３、１
２４３と、周波数Ｆ_CLKで予定の特徴に対応する時点で
遷移をもつような第２の方形波クロツク信号を発生する
手段４０００と、マスタクロツク信号ＭＣ及び上記第２
のクロツク信号に応動して複数の異なるクロツク位相信
号を半導体チツプ上の論理回路１２１１、１２２１、１
２３１、１２４１のクロツク位相入力端に分配する複数
のクロツクツリーを備え、チツプ間に論理回路を相互結
合する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデイジタル処理装置に関
し、特に複数の半導体チツプを有する装置において多重
クロツク信号を発生しかつ使用するものに関する。

【０００２】

【従来の技術】各デイジタルデータ処理装置の心臓部に
おいて、装置のほとんど全部の動作を同期させるクロツ
クが時を刻んでいる。プロセツサはマスタクロツクを用
いるステツプの命令でなる命令、命令の部分及び命令の
部分の部分を実行する。バスはクロツク信号に従つて１
つのユニツトから他のユニツトに対するデータの流れを
調整する。システム速度の本来の測定はマスタクロツク
の周期時間を用いる。

【０００３】データ処理装置（デイジタル回路の）にお
ける事象は必ず特定の順序で発生する。例えば通常のデ
ータラツチ回路はデータを受信した後、当該データをラ
ツチすると共にこれを異なるクロツク信号に応動して出
力するが、その正しい順序は、１つのチツプを他のチツ
プと比較したときに生ずる温度範囲、電源電圧の変化及
び製造公差があつてもその範囲において維持されなけれ
ばならない。大規模構造の場合、記憶レジスタは動作状
態におけるそれらの変化に亘つて予定の順序でアドレス
及びデータ信号を受ける必要がある。プロセツサチツプ
上の異なる位置及び異なるチツプ上にあるレジスタは重
複しないように順序信号を交換する必要がある。

【０００４】

【発明が解決しようとする課題】多くのデイジタルシス
テムはすべての回路について簡易な方形波（単一位相
の）マスタクロツク信号を用いる。そのようなシステム
の有効速度を増大させる１つの方法は、すべて同一周波
数の多重クロツク位相を使用することである。この技術
は機能論理回路の動作速度を増大させることなく正しい
順序を実施させることができる。しかしながら多重位相
クロツクを発生して分配する従来の方法には重大な欠点
がある。

【０００５】デイジタルシステムの速度を増大させる最
も簡単な方法はその基本クロツク周波数を増大させるこ
とにより各クロツク周期を小さくするようにすることで
ある。しかしながらシステム内の事象の正しい順序を確
保することは、２つの事象が全クロツク周期によつて分
離されることを必要とし、そのために回避し得ない回路
遅延量の変動が競争状態を生成させなくなる。

【０００６】デイジタルシステムにおいて多重クロツク
を使用する１つの方法は、単一のマスタクロツクチツプ
において単一の方形波クロツク信号を、互いに予定の相
対的な時間差を有する方形波でなる多重クロツク信号に
分割し、その後各位相クロツクをシステム内の各カード
及びチツプに分けて分配することである。この方法は新
たなクロツクライン及び接続を接続部材及びカードに必
要とすることによりコストが高くかつその分占有空間が
必要となる結果になる。さらにこれらの位相クロツクを
多数の異なる機能カード及びカード内のチツプに分配す
ると、このことは相対的なタイミングが劣化することに
より多重位相をもつことにより生ずる多くの効果を失わ
せる程度に悪化させる。

【０００７】他の方法は、非常に高い周波数で単一位相
のマスタクロツクを発生させ、このマスタクロツクを各
カード及びチツプに分配し、その後各チツプ上にデイジ
タルカウンタ回路を使用することによつて分離位相クロ
ツクを発生することである。この方法は相対的なタイミ
ングの問題を回避するが、極めて高い周波数で１つのカ
ードから他のカードにかつ１つのチツプから他のチツプ
に分配をする必要がある。このような周波数に用いる回
路構成は高価であり製造が困難である。

【０００８】多重位相クロツクを実現するさらに他の方
法が当該分野において知られている。最終周波数におけ
る単一の信号はマスタクロツクから各チツプに分配さ
れ、これにより複雑な分配回路の必要性を回避するよう
にする。各チツプにおいて電圧制御型発振器及びフエー
ズロツクドループが入力クロツクの高い周波数の多重ク
ロツクを発生する。その後カウンタ回路は低い周波数で
多重位相クロツクを送出する。この方法は高い周波数の
分配を回避するが、これらの余分な回路のために各チツ
プ上に余分に大きな領域を必要とするという無視できな
い欠点をもつている。さらにかかる回路はチツプ外にフ
イルタ要素を必要とすることが多く、そのために回路カ
ード空間及び各チツプについて高価なピン接続を必要と
する。

【０００９】本発明は以上の点を考慮してなされたもの
で、多重カード及び又はカード上の多重半導体チツプを
有するクロツク同期型デイジタルシステムの動作速度を
増大させることができるデータ処理装置を提案しようと
するものである。

【００１０】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、周波数Ｆ_CLKで単一位相の方形波
マスタクロツク信号ＭＣを発生するクロツクモジユール
１１１０と、マスタクロツク信号ＭＣを運ぶクロツクバ
ス１１３２と、複数の分離型半導体チツプ１２１０、１
２２０、１２３０、１２４０とを具え、分離型半導体チ
ツプ１２１０、１２２０、１２３０、１２４０は、複数
のクロツク位相入力に応答して予定の機能を実行する複
数の相互内部接続デイジタル論理回路１２１１、１２２
１、１２３１、１２４１と、クロツクバス１１３２に結
合して単一位相の方形波マスタクロツクＭＣを周波数Ｆ
_CLKで処理波形に変換する手段を有するクロツク位相発
生回路１２１３、１２２３、１２３３、１２４３と、処
理波形の所定の特徴を検出する手段４０００と、周波数
Ｆ_CLKで予定の特徴に対応する時点で遷移をもつような
第２の方形波クロツク信号を発生する手段４０００と、
マスタクロツク信号ＭＣ及び上記第２のクロツク信号に
応動して複数の異なるクロツク位相信号を半導体チツプ
上の論理回路１２１１、１２２１、１２３１、１２４１
のクロツク位相入力端に分配する複数のクロツクツリー
５２２０、５３２０と、半導体チツプ１２１０、１２２
０、１２３０、１２４０のうち異なるチツプ間に論理回
路を相互結合することによりシステム全体としての機能
を実行するようになされた手段２３００とを含むように
する。

【００１１】

【作用】周波数Ｆ_MCの単一位相のマスタクロツク信号を
システム内の１つの場所で発生し、これを同じ周波数Ｆ
_MCのクロツク位相に分離するように変換し、これにより
各チツプの機能論理を制御させるようにする。本発明は
周波数Ｆ_MCより高いサイクル周波数をもつような信号を
発生し又は分配する必要がなく、これと共に時間差が正
しく予め特定されなければならないような多重クロツク
位相を１つのカードから他のカードに又は１つのチツプ
から他のチツプに分配する必要がない。本発明のこれら
の目的及び他の目的は、最小限のコストでしかもシステ
ム内にチツプのデイジタル的な機能論理を組み立てるた
めに従来から用いられている以外の半導体技術を用いる
ような必要性がなく実現される。

【００１２】広く言えば、本発明によるデイジタルシス
テムは基本周波数のシステムクロツクを発生する。機能
論理を含む多重カード及び又はチツプはこのクロツクを
受ける。各チツプは別個にシステム内の他のチツプによ
つて発生されるクロツク位相とは独立した４つのクロツ
ク位相を発生し、これらを当該チツプ上の機能論理に分
配する。位相はシステムクロツクと同じ周波数を有する
が、時間的位置を異にする。クロツク位相がチツプ相互
間において十分に正確であり、機能論理はデータのタイ
ミングエラーを生じないように多重チツプ間に相互に結
合され得る。本発明の特徴によつて構成された各チツプ
は基本周波数の単一マスタクロツクを受けてマスタクロ
ツクから直接第１及び第３の位相に対応する方形波を発
生する。遅延回路がマスタクロツクの異なるレベルの中
間時点を決定してそこから第２及び第４のクロツク位相
に対応する方形波を発生する。本発明の特徴によつて構
成された遅延回路はマスタクロツクをベースラインに対
して対称な三角波形に変換する。検出回路は三角波のゼ
ロクロス点を検出し、当該ゼロクロス点から第２及び第
４の位相を表す遷移を有する方形波を発生する。

【００１３】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１４】図１は、それぞれシステムの機能ユニツト
を含む１１００ないし１４００のような多数の個別回路
カード又はボードとして構成されたデイジタルデータ処
理装置１０００の主要部分を示す。カードは多数の接続
部バス１５００に差し込むことにより信号を１つのカー
ドから他のカードに伝送する。各カードは多数の個別チ
ツプを有する。個別チツプはカードに直接半田付けさ
れ、又は従来から用いられている多重チツプモジユール
のセラミツク基板にボンデイングされた後、当該モジユ
ールがカードに接続されるようにし得る。これらのパツ
ケージ方法又は他のパツケージ方法が本発明によつて互
換できる。

【００１５】マスタカード１１００はクロツクモジユー
ル又はチツプ１１１０及び本発明については重要ではな
い１１２０のような他のチツプを含む。通常の発振器１
１１１がクロツク信号を発生し、このクロツク信号が他
の通常のクロツク回路１１１２によつて変調されてライ
ン１１３１に単一位相信号すなわちマスタクロツク信号
ＭＣを発生する。この信号は通常、10〔ns〕から50〔n
s〕の周期時間に対して、20〔ＭHz〕から100 〔ＭHz〕
の範囲の周波数Ｆ_CLKをもつようにできる。従来の多重
出力ドライバ（ＤＲ）１１３０が接続部クロツクバスの
各ライン１１３２にマスタクロツクを発生し直してなる
多数の同一のコピーを発生する。各ライン１１３２上の
マスタクロツク信号のタイミングは同一であり、図５に
おいて符号ＭＣで示す波形を有する。正しいクロツクタ
イミングを維持するためにマスタクロツク信号ＭＣは差
動信号であることが望ましく、すなわち実際上各ライン
１１３２は相補電圧を転送する物理的に一対の導体によ
り構成されている。

【００１６】しかしながらシングルエンデツト又は差動
信号を用いることもでき、当業者はいずれの信号形式の
ものも「単一位相」信号と呼んでいる。ドライバ（Ｄ
Ｒ）１１３０は分離チツプとして又はマルチチツプモジ
ユール内に、又は各チツプ１１１０ないし１１２０の一
部として、物理的にパツケージされ得る。

【００１７】ライン１１３２の１つは接続部バス１５１
０を介してリターンされてマスタカード１１００の他の
チツプ１１２０において使用される。他のラインは接続
部バスを介して他のカードに持ち込まれる。これらのラ
インの長さ及び特性を調整することよつて各カード位置
にマスタクロツク信号が到達する時間の時間差を最小に
することは従来から教示されている事項であり、その結
果異なるカードが異なる接続部スロツトに差し込まれて
もクロツク信号のスキユーを生じさせないようにでき
る。

【００１８】プロセツサカード１２００は装置全体の
「エンジン」すなわち「中央処理ユニツト」を提供す
る。この全体機能はワンチツプ内に組み込むことができ
るが、最も多くのシステムは１２１０ないし１２４０の
ような異なる機能部分を実行する多重モジユール又はチ
ツプを使用する。例えばチツプ１２１０は有効オペラン
ドアドレスを演算し、チツプ１２２０は記憶装置のアク
セスを管理し、チツプ１２３０は命令の実行を制御し、
他のチツプ例えば１２４０は例えば浮動点の計算のよう
な機能を実行する。各チツプは１２１１ないし１２４１
として示す従来の機能論理を含み、これによりその機能
を実行する。また異なるチツプの論理は図示するように
通常直接に互いに相互接続されている。またいくつかの
チツプはシステムバス１５００との間にデータ信号を伝
送するインターフエイス回路（ＩＦ）を含む。例えば回
路１２２２は主記憶バス１５２０の各ビツトに結合され
てこのバスの双方向信号をバスから機能論理１２２１へ
の一組の単方向信号及び論理からバスへの他の組の単方
向信号に変換する。インターフエイス回路（ＩＦ）１２
３２は他のビツトの拡張バス１５３０をチツプ１２３０
の機能論理回路に結合するため同じ機能を実行する。

【００１９】クロツクドライバ（ＤＲ）１２５０は各チ
ツプについて分離マスタクロツクＭＣ信号を供給する。
その機能は、ライン１１３２のうちの１本のラインにク
リーンな電力再供給形式の単一位相ＭＣ波形をライン１
２５１を介してプロセツサカードの各個別チツプに供給
することである。またこのドライバの機能は多重チツプ
モジユール上にあるカードの分離チツプとして又はチツ
プの１つの一部としてパツケージされ得る。前述したよ
うに技術は従来の場合と同様にしてライン１２５１の長
さ及び他の特性を調整することにより各チツプ１２１０
ないし１２４０にクロツク信号のコピーが到着する到着
時間差を最小にするようになされている。

【００２０】各チツプ１２１０ないし１２４０の分離位
相発生回路１２１３ないし１２４３は、信号位相ＭＣ波
形を４つの位相クロツク信号に変換してクロツク位相を
ライン１２１４ないし１２４４上の当該チツプ内の各機
能論理回路に転送する。図５は４位相クロツク信号のタ
イミングを波形３２００として示す。位相Ｗの波形３２
１０は０°の時点３２１１において立ち上り、 180°の
時点３２１２において立ち下り、その後３２１３の時点
で再び立ち上つてその周期を完了する。位相Ｘの波形３
２２０は全周期の90°の時点３２２１において立ち上
り、 270°の点３２２２において立ち下り、その後時点
３２２３において次のサイクルに入る90°の時点まで低
い信号レベルを維持する。波形３２３０に示すように、
位相Ｙは位相Ｗを反転したもので、時点３２３１（０
°）において立ち下り、時点３２３２（ 180°）におい
て立ち上り、その後時点３２３３において周期が最後に
なるまで高い信号レベルを維持する。同様にして位相Ｚ
は位相Ｘを反転したもので、波形３２４０は時点３２４
１（90°）において立ち下り、時点３２４２（ 270°）
において立ち上り、その後次のサイクルが開始する90°
の時点３２４３において再び立ち下がる。

【００２１】主記憶カード１３００はクロツク信号につ
いて同じ手法で動作する。個別記憶チツプ１３１０ない
し１３３０は機能論理１３１１ないし１３３１を有し、
これによりデイジタルデータを従来の手法によつて記憶
及びアクセスする。またチツプの一部又は全部はインタ
ーフエイス回路（ＩＦ）１３１２ないし１３２２を主記
憶バス１５２０を含み得る。チツプ１３２０ないし１３
３３の論理及びインターフエイスは従来のクロツク信号
をもち得るが、この実施例のデイジタルデータ処理装置
１０００はプロセツサ回路について用いられていると同
様の改善されたクロツク技術を適用する。従つてドライ
バ（ＤＲ）１１３０はマスタクロツク信号ＭＣをドライ
バ（ＤＲ）１３４０に供給し、ドライバ１３４０はこれ
らの信号を各チツプの分離位相発生回路１３１３ないし
１３３３についてコピーし、その結果分離位相発生回路
１３１３ないし１３３３は各チツプの機能論理回路につ
いて分離４位相クロツクＷないし０を発生する。

【００２２】１４００のような拡張カードはインプツト
／アウトプツトアダプタと、デイジタルデータ処理装置
１０００全体の他の機能等を実行する。改善された多重
位相クロツクは望ましくは同じ手法でこれらのカードの
一部又は全体に使用される。

【００２３】図２〜図４には代表的な機能論理回路２０
００を示し、その形式は図１の機能論理１１１１ないし
１３３１のどれかに数100 又は数1000回複製されるよう
な形式であり、また相互接続されることによつて多くの
異なる機能、例えばレジスタ、乗算回路、数理演算論理
ユニツトを実行する。続いてこれらの一段と大きなユニ
ツトが通常の方法によつて相互接続されてシステム内の
各チツプのすべての機能を実行する。データ信号は多重
位相クロツク信号によつてユニツト間を転送される。

【００２４】図１のクロツクラインは各カード及びカー
ド上の各チツプにクロツク信号が到達した時点における
スキユーを最小にするように構成されているので、チツ
プ内のクロツクツリー回路の設計は当該チツプ上の機能
的回路に対するクロツク位相についてスキユー（到達時
間差）を最小にすることができ、またこれにより各機能
回路において異なる位相間に相対的タイミングを正確に
維持する。米国特許出願第07/502,474号は、実施例とし
てそのようなデザイン技術を示している。

【００２５】回路２０００は４位相クロツク波形３２１
０ないし３２４０を直接に用いる。しかしながらまたこ
れらの回路はこれらの基本的な等間隔波形の論理的結合
を必要とする。図５の波形３１００はこれらの結合又は
送出されたクロツク信号を示す。

【００２６】送出されたクロツク位相Ｃ１（すわなち波
形３１１０）は、時点３１１１から３１１２まで各サイ
クルの最初の90°の間高い信号レベルをもち、その後の
時点３１１３において次のサイクルが開始するまで低い
信号レベルを維持する。波形３１２０を有する送出され
たクロツク位相Ｃ２は波形３２２０の位相Ｘと同一であ
る。波形３１３０の送出された位相Ｃ３は 180°だけク
ロツク位相Ｃ１を遅延し、時点３１３１から３１３２ま
で位相Ｘ及びＹが共に高い信号レベルにあるときだけ高
くなる。波形３１４０の送出位相Ｃ４は波形３２４０の
元の位相Ｚと同じであり、時点３２４１において立ち下
り、時点３２４２において再び立ち上がる。位相ＣＥは
位相Ｘが低い信号レベルにあるか又は位相Ｙが高い信号
レベルであるとき高くなる。すなわち位相ＣＥは時点３
１５１（90°）になるまで高い信号レベルであり、時点
３１５２（ 180°）になるまで低い信号レベルに立ち下
がる。分配された信号の数が減少するのを回避するため
に、送出された位相Ｃ１ないしＣＥはそれらを必要とす
る各回路の位置において発生される。しかしながらいく
つかのシステムにおいて好ましくは図１の位相発生器１
２１３ないし１２３３に対して直接にＣ１ないしＣＥの
ように最も遠い位相波形を発生し、その後これらを元の
位相ＷないしＺの代わりに分配する。

【００２７】論理回路のいくつかのフアミリが直接に位
相差クロツク信号を用い得る。他のフアミリはいくつか
の時点においてコンバータ回路を必要とするようなシン
グルエンデツト信号を用いる。図５と共にさらに十分に
説明する実施例の形式の場合には、従来の回路が各クロ
ツク位相を図４に示す位相発生回路の出力端に分離した
シングルエンデツト形式に変換する。回路は従来の「Ｂ
ｉＦＥＴ」技術で構成され「ＢｉＦＥＴ」は同一チツプ
上にバイポーラ型及び相補電界効果型トランジスタの両
方を含む。

【００２８】図２は従来の「レベル検出走査仕様」（Ｌ
ＳＳＤ）形式のラツチ回路２１００を示す。ラツチ回路
２１００は入力データ信号ＤＩをあるクロツク信号につ
いて周知な時点において出力ＤＯに伝送する。当該時点
の前に出力ＤＯは２値安定手法によつて以前の状態を維
持する。アンドゲート２１１０はライン２１１１及び２
１１２上の分配クロツク位相Ｗ及びＺをライン２１１３
の送出クロツク位相Ｃ１に変換する。

【００２９】クロツク位相Ｃ１の高い信号レベルの値
は、図５の時点３１１１及び３１１２間に発生してＬ１
ラツチ回路２１２０を開くことにより、ライン２１２２
の当該出力がライン２１２１の入力信号ＤＩの値を引き
継ぐ。時点３１１２においてクロツク位相Ｃ１が立ち下
つたとき、出力２１２２がその電流値を保持する。送出
されたクロツクＣ２（このクロツクＣ２は上述したよう
に元の分配されたクロツク位相Ｘと同一である）はその
時時点３１２１において立ち上り、かくしてライン２１
３１はＬ２ラツチ回路２１３０を開いてライン２１３２
の出力信号をライン２１２２のデータ入力の値とするこ
とができる。またＬ１及びＬ２ラツチ回路は「Ｄ」及び
「データ」と呼ばれるラツチに応答する。図３は、図１
のチツプ上に構成し得る機能論理回路２２００よりも僅
かに大きいブロツクダイアグラムを示す。ＬＳＳＤラツ
チ回路２２１０は図２のラツチ回路２１００のようなラ
ツチ回路でなる。上述したようにライン２２１１ないし
２２１３上のクロツク位相Ｗ、Ｘ及びＺはライン２２１
４上のデータＤＩを記憶してこれを正しい時点でライン
２２１５に出力する。アレイ論理２２２０は内部データ
記憶装置をもたない組合せ論理回路でなる従来のアレイ
でなる。この論理は２つの付加的な送出クロツク位相、
すなわちライン２２３１上のクロツク位相Ｃ３及びライ
ン２２１２上のクロツク位相Ｃ４を使用する。出力位相
Ｃ３（その波形が図３に符号３１３０で示されている）
がアンドゲート２２３０によつてライン２２１３及び２
２３２上の元のクロツク位相Ｘ及びＹに基づいて部分的
に発生される。送出されるクロツク位相Ｃ４は図５にお
いて波形３１４０及び３２４０として示すように、元の
クロツク位相Ｚと同じある。出力ライン２２２１のアレ
イ論理出力は他のＬＳＳＤラツチ回路２２４０の他のＬ
ＳＳＤ用のデータ出力となる。クロツク位相Ｗ、Ｘ及び
Ｚはライン２２２１上のデータをライン２２４４上の最
後の出力ＤＯに伝送する。クロツク位相ライン２２４１
ないし２２４３はチツプ上のラツチ回路２２１０及び２
２４０の相対的な位置に基づいて、符号２２１１ないし
２２１３と同じ物理的ラインであり又はそうではないよ
うにし得る。

【００３０】図４は回路２３００を示し、これは図１の
ブロツク１２２２、１２３２、１３１２、及び１３２２
のような双方向性バスに対するインターフエイスに用い
る。実際上バスライン２３０１は１つのチツプ上のイン
ターフエイス回路のドライバ（ＤＲ）２３３０からの信
号をイネーブルライン２３３１が高いレベルにあるとき
第２のチツプ上のインターフエイス回路のレシーバ２３
８０に伝送し、又は信号を第２のチツプドライバ（Ｄ
Ｒ）２３５０からイネーブルライン２３５１が高い信号
レベルにあるとき第１のチツプレシーバ（ＲＣＶＲ）２
３４０に伝送する。タイミングの重複が両方のドライバ
（ＤＲ）を同時にライン２３０１に対して競争させるこ
とにより不正確な信号を生じさせると共にインターフエ
イス回路（ＩＦ）に対してダメージを与えるおそれがあ
る。しかしながら４位相クロツクは各ビツト時間の周り
に大きな時間マージンを許容することよつて全体のシス
テムを低速にすることなく競争が回避できる。

【００３１】第１のチツプのインターフエイス回路（Ｉ
Ｆ）にあるＬＳＳＤラツチ回路２３１０はライン２３１
１の入力データＤＩを受け、この入力データＤＩは位相
ライン２３１２ないし２３１４によつてライン２３１５
にクロツクされる。非同期イネーブルライン２３３１は
すでに動作状態にあるが、ドライバ２３３０がライン２
３３３上の送出クロツク位相ＣＥによつてクロツクされ
るまで高インピーダンス状態にライン２３０１を保持す
る。オアゲート２３２０はクロツク位相ＣＥをライン２
３２１上の元の位相Ｙ及びライン２３１４上の位相Ｘの
反転位相に基づいて送出する。位相Ｘの反転位相は論理
的に位相Ｚと同一であるが、位相信号の立上り及び立下
り時点は互いに相違し、図示の形式は少し長い安定時間
を許容する。図５の波形３１５０はＣＥ位相信号を示
す。従つて出力ライン２３３０はバスライン２３０１を
動作状態にし、波形３１５０が高い信号レベルにあると
き、3/4サイクルの間、第２のチツプレシーバ（ＲＣＶ
Ｒ）２３８０のデータ出力（ＤＯ）ライン２３８１に信
号を通過する。

【００３２】続くサイクルが、ドライバ（ＤＲ）２３５
０からレシーバ（ＲＣＶＲ）２３４０に他の方向に伝送
するためにイネーブルライン２３５１が立ち上つたこと
を確認すると、ライン２３７３のＣＥクロツク位相がラ
イン２３０１の論理レベルをドライバ（ＤＲ）２３２０
がライン２３０１をその高インピーダンス状態に開放し
た後 1/4サイクル（90°）になるまで、ライン２３０１
の論理レベルを示さない。このことは、同じクロツク位
相信号を運んでいる異なるライン間にいくらかタイミン
グのスキユーがあつたとしても競争が生じないことを確
保する。

【００３３】図６及び図７は、図５において符号３２１
０ないし３２４０として示される波形を有するクロツク
位相ＷないしＺを表す差動信号を発生するための回路４
０００を示す。この構成において、ライン上の「Ｈ」の
信号レベルが、ラインの一方の配線上に 3.6〔Ｖ〕の電
圧が発生しかつ他方の配線に 3.1〔Ｖ〕の電圧が発生す
ることによつて表され、これに対して「Ｌ」の信号はこ
れらの電位が反転する。信号が差動であるのでどの信号
の反転信号もそのラインの２本の配線を相互に切り換え
ることよつて容易に得られる。従つてこのシステムにお
いて４つの等間隔のクロツク位相を発生することは、入
力マスタクロツクから90°の位相シフトを発生するだけ
が要求される。図５に示すように、位相Ｗ（波形３２１
０）は単一位相マスタクロツク信号ＭＣ（波形３４１
０）と同一である。位相Ｙ（波形３２３０）は位相Ｗを
反転したもので、これはこの信号ラインの２本の配線を
相互に切り換えることよつて得られる。回路４０００は
位相Ｗを 1/4サイクル（90°）だけ遅延させることによ
つて位相Ｘ（波形３２２０）を発生する。位相Ｚ（波形
３２４０）は位相Ｘを反転したもので、その信号ライン
の２本の配線を相互に切り換えることによつて得られ
る。すなわち回路４０００の主な機能は入力差動信号を
正確にかつ安定に90°位相シフトさせたものを発生して
これを互換形式で出力することである。

【００３４】図６及び図７において、小さい方形の印
は、正の電源電圧（この実施例の場合3.6〔Ｖ〕）への
接続を表している。下方向に向いた三角形は接地電位へ
の接続を表している。円は信号のコンタクトである。垂
直方向の矢印は２つのコンタクト間の信号電圧の向きを
表している。

【００３５】初段回路４１００はコンタクト４１０１及
び４１０２間にマスタクロツク信号ＭＣを受ける。この
信号は 3.1〔Ｖ〕及び 3.6〔Ｖ〕間を遷移し、クロツク
位相Ｗ（Ｖ₄₁₀₃−Ｖ₄₁₀₄）及びＹ（Ｖ₄₁₀₄−Ｖ₄₁₀₃）と
してコンタクト４１０３及び４１０４に直接通過され
る。初段回路４１００は信号電圧を低下させてノード４
１２９及び４１３０において 2.0〔Ｖ〕及び 1.5〔Ｖ〕
間を振れるようにする従来のＤＣレベルシフト回路を形
成している。

【００３６】第２段回路４２００は差動増幅回路で、入
力端４１２９及び４１３０における0.5〔Ｖ〕の電位差
を出力端４２１０及び４２１１において 1.0〔Ｖ〕の電
位差に増大させるに十分な電位を提供する。

【００３７】第３段回路４３００は出力端４２１０及び
４２１１における方形波差動電圧をノード４３０１及び
４３０８においてオン−チツプコンデンサＣ０の両端の
差動三角波に変換する。図５はコンデンサの両端におけ
る個別の波形３３２０及び３３３０と共に差動三角波形
３３１０を示す。

【００３８】ノード４１０２が立ち上つたとき（これと
同時にノード４１０１が立ち下がつたとき）、ノード４
１３０が立ち上りかつノード４１２９が立ち下がる。こ
のことはノード４１１０を立ち下げかつノード４２１１
を立ち上げさせる。ノード４２１１の電圧が立ち上がる
と、図５おいて時点３３２１で示すように、ノード４３
０１を立ち上がらせる。コンデンサの両端電圧は瞬間的
には変化することができないので、ノード４３０８は時
点３３３１で示すように急激に立ち上がる。時点３３３
１及び３３３３間において、Ｑ０がターンオンしてノー
ド４３０１を一定電圧に保持する。トランジスタＱ１は
ターンオフしてノード４３０８を電源電圧から絶縁す
る。トランジスタＱ６はコンデンサＣ０を介して一定電
流を引く。このことはコンデンサＣ０を直線的に放電
し、これによりノード４３０８の電圧は時点３３３１及
び３３３３間において直線的に減少する。

【００３９】時点３３３３において、ノード３４１２に
おいて入力が遷移することにより、これがノード４１０
１における電圧を立ち上げさせると共に、ノード４１０
２を立ち下げさせる。このことはノード４１３０を立ち
下げさせかつノード４２１０を立ち上げさせる。トラン
ジスタＱ１はターンオンしたときノード４３０８は時点
３３３３において立ち上がる。コンデンサＣ０はノード
４３０１をノード４３０８に続くように両方に引き上げ
させてトランジスタＱ０をターンオフさせる。時点３３
２２から時点３３２４までノード４３０１はトランジス
タＱ７を通じて一定電流がコンデンサを放電させるので
直線的に下降して行く。コンデンサＣ０のキヤパシタン
ス及び電流低下用抵抗Ｒ５及びＲ６の値が、ＭＣが次の
遷移時点３４１３に到達する前にトランジスタＱ１をタ
ーンオンするに十分な程度に低い電位に電圧Ｖ₄₃₀₈が立
ち下がるような値に選定される。続いて時点３４１３に
おける遷移が生ずると、これが上述した動作と同じ他の
サイクルを開始する。

【００４０】第４段回路４４００は対称かつレベル補償
を提供する。入力波形ＭＣに非対称が生ずると、ノード
４３０１及び４３０８に望ましくない傾斜電圧のレベル
シフトを生じる。コンデンサＣ３及びＣ４はコンデンサ
Ｃ０の両端の電位差を交流的に結合し、これが信号電圧
を非対称を除去するように中心合わせをする。抵抗Ｒ０
及びＲ１３は、トランジスタＱ８及びＱ１２の制御の下
に信号に対するＤＣバイアスを記憶し直す。波形３３１
０は２つのノード間の結果の電位差Ｖ_d＝Ｖ₄₃₀₁−Ｖ
₄₃₀₈を示す。この三角波形は時点３３１１（周期のうち
０°の位相）において情報への折れ曲がりをもち、その
結果時点３３１２（正しくはサイクルの90°の位置) に
おける中心点の電圧レベルを通つて時点３３１３（サイ
クルの 180°の位置）において直線的にピークに達す
る。

【００４１】直線的に下方に進むと電圧ＶＤは時点３３
１４（ 270°の位置）において正確に中心点レベルを交
差して次のサイクルを開始する時点３３１５（ 360°の
位置）におけるサイクルの終端に続く。第４段回路４４
００におけるこの時点において、クロツクサイクルの０
°及び 180°の点は、マスタクロツク信号ＭＣ波形３４
１０における遷移時点３４１１及び３４１２によつて定
義され、これに対して90°及び 270°の点はノード４４
０１及び４４０８における三角波３３１０における中心
点、交差位置３３１２及び３３１４によつて定義され
る。

【００４２】第５段回路４５００は検出器又は比較器の
機能を実行することにより、三角波３３１０が中心点３
３１２を横切るときノード４５２４を正確に「Ｈ」レベ
ルに切り換えると共に、時点３３１４においてノード４
５２４を再度「Ｌ」レベルに駆動する。第５段回路４５
００はノード４５２３を相補的な手法で切り換え、中間
時点３３１４において正確にオン動作すると共に、時点
３３１２においてオフ動作する。

【００４３】第６段回路４６００及び第７段回路４７０
０はノード４５２３及び４５２４における遷移を波形整
形することにより、出力コンタクト４７１０及び４７１
１に明確なデイジタル方形波を与える。この波形はＶ_Z
＝Ｖ₄₇₁₀−Ｖ₄₇₁₁になつたときのクロツク位相Ｚ（波形
３２４０）であり、Ｖ_X＝Ｖ₄₇₁₁−Ｖ₄₇₁₀のような逆相
状態になつたとき、波形はクロツク位相Ｘ（波形３２２
０）になる。

【００４４】コンタクト４４０２及び４４０９は第７段
回路４７００の部分にタツプ出しされ、これによりノー
ド４４０１及び４４０８に与えられたバイアス電圧を変
更するようになされている。この構成は一定量のヒステ
リシスをもつことにより特に入力信号ＭＣの低い周波数
成分に対するノイズのために第５段回路４５００に切換
え動作が生じないように防止する。

【００４５】図８は、回路４０００（図６及び図７）か
ら４相クロツク信号を同じチツプ上の２０００のような
論理回路（図２ないし図４）に転送するための分配回路
網５０００を示す。

【００４６】分配回路網の第１の部分５１００はクロツ
ク位相Ｗを分配する。この構成の機能論理はシングルエ
ンデツト信号を使用するので、従来の構成のコンバータ
５１１０の配線４１０３及び４１０４の差動Ｗ位相信号
をライン５１１１の接地基準信号に転送する。このライ
ンはクロツクツリー５１２０において多数のドライバ
（ＤＲ）５１２１、５１２２などに扇状に拡がる。順次
これらの出力はさらに続くレベル（図示せず）又は最終
出力に拡がつて行き、最終出力５１２５はＷクロツク位
相信号を直接図２〜図４の２１１１又は２３１２のよう
な機能論理出力に導く。回路部分５２００はクロツク位
相Ｙを分配する。コンバータ５２１０はコンバータ５１
１０の配線から逆の順序に配線４１０３及び４１０４を
受ける。従つてライン５２１１のシングルエンデツト信
号は位相Ｗとは論理的に逆相のクロツク位相Ｙになる。
クロツクツリー５２２０はこの信号を多数のレベルを介
して電力再供給することにより最終出力５２２５を発生
する。この出力は２２３２及び２３２１（図２）のよう
な機能的論理クロツク入力に結合される。

【００４７】回路部分５３００はライン４７１０及び４
７１１のクロツク位相を受ける。コンバータ５３１０は
ライン５３１１にシングルエンデツト出力を供給し、こ
れによりクロツクツリー５３２０によつて出力５３２５
に分配する。この出力は図２の２１３１及び２２１３の
ようなＸ位相出力を駆動する。回路部分５４００はコン
バータ５４１０において差動位相Ｘの反転信号を受け、
これによりライン５４１１のシングルエンデツト波形が
クロツク位相Ｘを論理的に反転してなるクロツク位相Ｚ
となる。これらの出力は図２の入力２１１２、２３３１
などに導かれ、この構成は上述において引用した米国特
許第 07/502474号にさらに一段と十分に説明されている
ように、分配回路網５０００の各回路部分５１００ない
し５４００は位相Ｗに対する５１２５のような各位相に
対して最終出力の個別ライン間の時間差を最小にするよ
うに構成され得る。さらに各回路部分は他の回路部分と
同じ、時間遅れをもつように構成され、これにより位相
ＷないしＺ間の時間差が最終的な出力５１２５ないし５
４２５に非常に緊密に維持される。

【００４８】上述の好適な実施例に対して多数の可能な
変形が述べられた。本発明の精神及び範囲内の他の変形
が当業者に対して示唆されているものである。

【００４９】

【発明の効果】上述のように本発明によれば、単一位相
の方形波マスタクロツク信号に基づいて所定波形の処理
波形を形成し、当該処理波形の特徴に基づいて論理回路
構成のクロツクツリーによつて多相クロツクを形成する
ようにしたことにより、単一位相の方形波クロツク信号
の周波数と同じ周波数を用いて簡易かつ容易にデイジタ
ル処理に必要な多相クロツクを発生することができる。

【図面の簡単な説明】

【図１】図１は本発明によるデータ処理システムの概略
構成を示すブロツク図である。

【図２】図２は図１のチツプに搭載された代表的な論理
回路の詳細構成を示すブロツク図である。

【図３】図３は図１のチツプに搭載された代表的な論理
回路の詳細構成を示すブロツク図である。

【図４】図４は図１のチツプに搭載された代表的な論理
回路の詳細構成を示すブロツク図である。

【図５】図５は図１の個別のチツプによつて受け取られ
かつ内部で発生されたクロツク信号を示す信号波形図で
ある。

【図６】図６は図５に示す４相位相クロツク信号を発生
するための回路を示す接続図である。

【図７】図７は図５に示す４相位相クロツク信号を発生
するための回路を示す接続図である。

【図８】図６及び図７からの４相位相クロツク信号を分
配する回路を示すブロツク図である。

【符号の説明】

１０００……デイジタルデータ処理装置、１１００……
マスタカード、１２００……プロセツサカード、１３０
０……主記憶カード、１４００……拡張カード、２００
０……ラツチ回路、２２００……論理回路、２３００…
…インターフエイス回路、４１００、４２００、４３０
０、４４００、４５００、４６００、４７００……初
段、第２段、第３段、第４段、第５段、第６段、第７段
回路、５０００……クロツクツリー。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジエームス・フランシス・ミコスアメリカ合衆国、ミネソタ州55901、ロチエスター、30番アベニユ、エヌ・ダブリユ、アパートメント♯４ 2309番地 (72)発明者ジエームス・デビツト・ストロムアメリカ合衆国、ミネソタ州55901、ロチエスター、フオース・ストリート、エヌ・ダブリユ 4317番地 (72)発明者ジヨン・トーマス・トルンカアメリカ合衆国、ミネソタ州55901、ロチエスター、フアースト・プレイス、エヌ・ダブリユ 3708番地

Claims

【特許請求の範囲】

【請求項１】周波数Ｆ_CLKで単一位相の方形波マスタク
ロツク信号を発生するクロツクモジユールと、上記マスタクロツク信号を運ぶクロツクバスと、複数の分離型半導体チツプとを具え、上記分離型半導体チツプは、複数のクロツク位相入力に応答して予定の機能を実行す
る複数の相互内部接続デイジタル論理回路と、上記クロツクバスに結合して上記単一位相の方形波マス
タクロツクを上記周波数Ｆ_CLKで処理波形に変換する手
段を有するクロツク位相発生回路と、上記処理波形の所定の特徴を検出する手段と、上記周波数Ｆ_CLKで上記予定の特徴に対応する時点で遷
移をもつような第２の方形波クロツク信号を発生する手
段と、上記マスタクロツク信号及び上記第２のクロツク信号に
応動して複数の異なるクロツク位相信号を上記半導体チ
ツプ上の上記論理回路の上記クロツク位相入力端に分配
する複数のクロツクツリーと、上記半導体チツプのうち異なるチツプ間に上記論理回路
を相互結合することによりシステム全体としての機能を
実行するようになされた手段とを含むことを特徴とする
デイジタル装置。
【請求項２】上記デイジタル装置はさらに、それぞれ上記分離半導体チツプの組を保持する複数の個
別カードと、互いに上記半導体チツプの上記組のうち異なる組間に相
互接続する複数のバスとを具えることを特徴とする請求
項１に記載のデイジタル装置。
【請求項３】上記クロツクツリーは４つの異なるクロツ
ク位相信号を分配することを特徴とする請求項１に記載
のデイジタル装置。
【請求項４】上記処理波は三角波でありかつ上記予定の
特徴は上記処理波のレベルであることを特徴とする請求
項１に記載のデイジタル装置。
【請求項５】単一位相の方形波マスタクロツク信号を周
波数Ｆ_CLKで発生するクロツクモジユールと上記マスタ
クロツク信号をカードに運ぶクロツクバスとを有するデ
イジタル装置において予定のカード機能を実行するカー
ドであつて、上記単一位相マスタクロツク信号を受ける手段と、複数
の分離半導体チツプとを有し、上記各半導体チツプは、複数のクロツク位相入力に応動して予定の機能を実行す
る複数の内部接続デイジタル論理回路と、上記クロツクバスに結合されて上記単一位相の方形波マ
スタクロツクを上記周波数Ｆ_CLKの処理波に変換する手
段と、上記処理波の予定の特徴を検出する手段と、上記周波数Ｆ_CLKで上記予定の特徴に対応する時点で遷
移をもつような手段を有する第２の方形波クロツク信号
を発生するクロツク位相発生回路と、上記マスタクロツク信号及び上記第２のクロツク信号に
応答して複数の異なるクロツク位相信号を上記半導体チ
ツプ上の上記論理回路の上記クロツク位相入力に分配す
る複数のクロツクツリーと、上記チツプのうち異なるチツプ間に上記論理回路を内部
接続することにより上記カード機能を実行する手段とを
具えることを特徴するカード。
【請求項６】上記クロツクツリーは４つの異なるクロツ
ク位相信号を分配することを特徴とする請求項５に記載
のカード。
【請求項７】上記処理波は三角波でなり、かつ上記予定
の特徴は上記処理波のレベルであることを特徴とする請
求項５に記載のカード。
【請求項８】上記マスタクロツク信号を受ける上記手段
は上記マスタクロツクの複数のコピーを発生しかつ上記
コピーのうちの１つをそれぞれ上記チツプのうちの異な
る１つに転送するドライバであることを特徴とする請求
項５に記載のカード。
【請求項９】デイジタル装置において予定のチツプ機能
を実行する個別半導体チツプであつて、複数のクロツク位相入力に応動して上記機能を実行する
複数の相互内部接続デイジタル論理回路と、単一位相方形波マスタクロツク信号を受ける手段と、上記単一位相の方形波マスタクロツク信号を周波数Ｆ
_CLKで処理波に変換する手段とを有するクロツク位相発
生回路と、上記処理波の予定の特徴を検出する手段と、上記周波数Ｆ_CLKで第２の方形波クロツク信号を発生
し、上記第２のクロツク信号が上記予定の特徴に対応す
る時点で遷移をもつような手段と、上記マスタクロツク信号及び上記第２のクロツク信号に
応動して複数の異なるクロツク位相信号を上記半導体チ
ツプ上の上記論理回路の上記クロツク位相入力に分配す
る複数のクロツクツリーとを具えることを特徴とする個
別半導体チツプ。
【請求項１０】上記クロツクツリーは４つの異なるクロ
ツク位相信号を分配することを特徴とする請求項９に記
載の個別半導体チツプ。
【請求項１１】さらに、上記位相信号のうち少なくとも１つを出力クロツク位相
に論理的に組み合わせると共に、上記出力クロツク位相
信号を上記デイジタル論理回路の上記クロツク位相入力
に結合する手段を具えることを特徴とする請求項９に記
載の個別半導体チツプ。
【請求項１２】上記処理波は三角波であり、上記予定の
特徴は上記処理波のレベルであることを特徴とする請求
項９に記載の個別半導体チツプ。
【請求項１３】さらに、上記デイジタル信号回路に結合され、上記クロツク位相
信号に応動してデータ信号を上記半導体チツプの外に転
送しかつデータ信号を上記半導体チツプ内に受ける少な
くとも１つのインターフエイス回路を具えることを特徴
とする請求項９に記載の個別半導体チツプ。
【請求項１４】デイジタル半導体チツプに対するクロツ
ク位相発生回路であつて、（Ａ）単一位相方形波マスタクロツク信号を受ける手段
と、（Ｂ）上記単一位相方形波マスタクロツク信号を周波数
Ｆ_CLKで三角波に変換する手段と、（Ｃ）上記三角波の予定のレベルを検出する手段と、（Ｄ）上記周波数Ｆ_CLKで上記第２の方形波クロツク信
号を発生し、上記第２のクロツク信号は上記予定のレベ
ルに対応する時点で遷移をもつような手段とを具えるこ
とを特徴とするクロツク位相発生回路。
【請求項１５】上記変換手段は、上記方形波マスタクロツク信号の第１の期間の間コンデ
ンサを充電する手段と、上記マスタクロツク信号の第２の区間の間上記コンデン
サを放電する手段とを具えることを特徴とする請求項１
４に記載のクロツク位相発生回路。
【請求項１６】上記検出手段は、上記三角波の非対称を低減する補償手段と、上記三角波の中点を上記予定レベルとして検出する補償
手段とを具えることを特徴とする請求項１４に記載のク
ロツク位相発生回路。
【請求項１７】上記発生手段は上記検出手段に結合され
たヒステリシス手段を含むことを特徴とする請求項１４
に記載のクロツク位相発生回路。