JPH0370409B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なデイジタル信号処理回路に関
し、特に、単独で、あるいは複数組合わせること
によつてデイジタルフイルター、カラーエンコー
ダ、マトリツクス回路、加算器、乗算器等各種の
デイジタル回路を構成することのできる新規なデ
イジタル信号処理回路を提供しようとするもので
ある。

背景技術とその問題点 高度なデイジタル技術を駆使した装置例えばデ
イジタルカラービデオカメラ等にはデイジタルフ
イルター、マトリツクス回路、エンコーダ回路、
加算器、乗算器等非常に多くの種類のデイジタル
回路が数多く使用される。ところで、このような
各種デイジタル回路を個々に設計、製造すること
は非常に装置の高価格化を招く。

発明の目的 しかして、本発明は、単独で、あるいは複数組
合せることによつてデイジタルフイルター、カラ
ーエンコーダ、マトリツクス回路、加算器、乗算
器等各種のデイジタル回路を構成することのでき
る新規なデイジタル信号処理回路を提供しようと
するものである。

発明の概要 上記目的を達成するための本発明デイジタル信
号処理回路の第１のものは、複数ビツトの被乗数
信号をその最下位ビツトから上位ビツトに行く程
単位遅延量ずつ遅延量が多くなるように遅延させ
る（以下単に「上位ビツト程単位遅延量ずつ多く
遅延させる被乗数信号遅延回路と、複数ビツトの
乗数信号を上位ビツト程単位遅延量ずつ多く遅延
させる乗数信号遅延回路と、上記各遅延回路から
出力された被乗数信号と乗数信号とを乗算する乗
算部と、該乗算部から出力された積信号と別の複
数ビツトの被加数信号とを加算する加算部と、該
加算部から出力された和信号の各ビツトの信号に
対して等しく単位遅延量の遅延を与える和信号遅
延回路とを１つの半導体チツプに形成してなるこ
とを特徴とするものである。

本発明デイジタル信号処理回路の第２のもの
は、複数ビツトの被乗数信号を上位ビツト程単位
遅延量ずつ多く遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号を上位ビツト程単位遅
延量ずつ多く遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、該乗算部から出力され
た積信号と別の複数ビツトの被加数信号とを加算
する加算部と、該加算部から出力された和信号の
各ビツトの信号に対して等しく単位遅延量の遅延
を与える和信号遅延回路と、前記加算部から出力
された和信号をその最上位ビツトから下位ビツト
に行く程単位遅延量ずつ遅延量が多くなるように
遅延させる（以下単に「下位ビツト程単位遅延量
ずつ多く遅延させる和信号遅延回路と、その２つ
の和信号遅延回路の出力信号を受けそのうちから
セレクト信号によつて指定された方の出力信号を
送出するセレクタとを１つの半導体チツプに形成
してなることを特徴とするものである。

本発明デイジタル信号処理回路の第３のもの
は、複数ビツトの被乗数信号を上位ビツト程単位
遅延量ずつ多く遅延させる被乗数信号遅延回路
と、複数ビツトの乗数信号を上位ビツト程単位遅
延量ずつ多く遅延させる乗数信号遅延回路と、上
記各遅延回路から出力された被乗数信号と乗数信
号とを乗算する乗算部と、該乗算部から出力され
る積信号を一つの入力とするセレクタと、前記被
乗数信号及び乗数信号を前記乗算部を経由させる
ことなく前記セレクタへバイパスするバイパス回
路と、該被乗数信号及び乗数信号を受け、受けた
信号を上位ビツト程単位遅延量ずつ大きく遅延さ
せて前記セレクタへ送出する遅延回路と、該セレ
クタの出力信号とそれとは別の複数ビツトの被加
数信号を上位ビツト程単位遅延量ずつ大きく遅延
させる遅延回路と、該遅延回路の出力信号と前記
セレクタの出力信号とを加算する加算部と、該加
算部から出力された和信号の各ビツトの信号に対
して等しく単位遅延量の遅延を与える和信号遅延
回路と、前記加算部から出力された和信号を下位
ビツト程単位遅延量ずつ多く遅延させる和信号遅
延回路と、その２つの和信号遅延回路の出力信号
を受けそのうちからセレクト信号によつて指定さ
れた方の出力信号を送出する第２のセレクタとを
１つの半導体チツプに形成してなることを特徴と
するものである。

これら本発明デイジタル信号処理回路は、単独
で、あるいは複数組合せることによつて種々のデ
イジタル回路を構成することができる。

実施例 以下に、本発明デイジタル信号処理回路を添付
図面に示した実施例に従つて詳細に説明する。

第１図は本発明デイジタル信号処理回路の実施
例の一例１を示すものである。同図において、
２，３，４は互いに従続的に接続されそれぞれｎ
ビツトの被乗数信号Ａを単位遅延量遅延させる遅
延回路、５は上記各遅延回路２，３，４の出力信
号を受け、その出力信号のうちのセレクト信号に
よつて指定された一つの出力信号を送出するセレ
クタである。６，７，８は互いに従続的に接続さ
れそれぞれｎビツトの乗数信号Ｂを単位遅延量遅
延させる遅延回路、９は上記遅延回路６，７，８
の出力信号を受け、その出力信号のうちのセレク
ト信号によつて指定された一つの出力信号を送出
するセレクタである。しかして、入力された被乗
数信号Ａ及び乗数信号Ｂをセレクタ５及び９を制
御するセレクト信号によつて単位遅延量の１乃至
３倍遅延させることができる。１０は被乗数信号
遅延回路、１は乗数信号遅延回路で、該遅延回路
１０及び１１は入力されたデイジタル信号を上位
ビツト程単位遅延量ずつ遅延量が大きくなるよう
に遅延させる働きをする。

第２図ａは遅延回路１０，１１の一例を示す回
路図である。１２，１２，……は遅延回路１０，
１１を構成する遅延素子である。この遅延回路１
０，１１は、ビツト０の信号が０、ビツト１の信
号が単位遅延量、ビツト２の信号が単位遅延量の
２倍遅延するというように、上位ビツトの信号程
単位遅延量ずつ遅延量が大きくなるようにされて
いる。このように、多数ビツトのデイジタル信号
を上位ビツト程遅延させるのは後述する乗算部、
加算部を低速論理素子によつて形成することがで
きるようにするためである。

即ち、デイジタルカラービデオカメラ回路等に
おいては一般に複数ビツト、例えば８ビツトのデ
ータどうしの加算あるいは乗算等をする演算器に
は非常に高速の論理素子例えばTTLやECLを用
いる必要がある。というのは、複数ビツトの信号
どうしを演算する場合は、一般に、先ず最下位ビ
ツトどうしの演算をしキヤリーの有無が確定して
からそれより１つ上位のビツトどうしの演算をす
るというように下位ビツトの演算が終了してから
上位ビツトの演算に移らなければならず、全ビツ
トを同時に演算するには時間がかかる。勿論、キ
ヤリールツクアヘツド回路を有する演算器を使用
すれば全ビツトを高速に演算することができる
が、この場合にはキヤリールツクアヘツド回路を
設けなければならないので演算器は大型化してし
まい、カラービデオカメラ回路の小型化が制約さ
れてしまうので好ましくない。このような下位ビ
ツトから上位ビツトの順で演算を行うような演算
器を用いた場合には例えば８ビツトのデータの演
算処理をカラーキヤリア信号の周波数の例えば４
倍の周波数を有するクロツクパルスの１周期内で
行わなければならない。従つて、演算器はTTL
やECL等の高速論理素子を用いる必要があり、
そのため演算器の高集積化、低電力化が制約を受
ける。そこで、本発明においては遅延素子１２，
１２，……を用いて上位ビツトほど遅延量が大き
くなるようにし、それによつて演算器における演
算をクロツクパルスの１周期あたり１ビツトの処
理速度で行うようにするのである。従つて、本デ
イジタル信号処理回路１はコンプリメタリMOS
等の低速論理素子により構成することができる。

１３も遅延回路で、乗数信号Ｂを下位側ビツト
の信号として、被乗数信号Ａを上位側ビツトの信
号として受け入れ、その被乗数信号Ａと乗数信号
Ｂとからなる2nビツトの一つの信号を上位ビツ
ト程遅延量が大きくなるよう遅延させる働きをす
る。この遅延回路１３はビツト数が2nである点
でのみｎビツトの遅延回路１０，１１と異なるに
すぎない。

１４は乗算部で、遅延回路１０及び１１から出
力された被乗数信号Ａ及び乗数信号Ｂを互いに乗
算する。この乗算部１４からは２の補数コードで
2n−１ビツトの積信号Ａ・Ｂが最下位ビツトか
ら上位ビツトの順番に出力される。１５は積信号
Ａ・Ｂの各ビツトの信号をそれぞれ単位遅延量遅
延させる遅延回路、１６はセレクタで、遅延回路
１５から出力された積信号Ａ・Ｂと、セレクタ５
及び９から出力された被乗数信号Ａ及び乗数信号
Ｂからなる信号と、遅延回路１３から出力された
被乗数信号Ａ及び乗数信号Ｂからなる信号とを受
けて、これ等の信号のうちからセレクト信号によ
つて指定された信号を送出する。

１７は2n−１（あるいは2n−１＋α）ビツトの
被加算信号の各ビツトの信号を単位遅延量遅延さ
せる遅延回路、１８は被加算回路信号Ｃを上位ビ
ツト単位遅延量ずつ遅延量が大きくなるように遅
延させる遅延回路で、その構成は遅延回路１３と
同じである。１９はセレクタで、遅延回路１７の
出力信号と遅延回路１８の出力信号とを受けこの
うちからセレクト信号によつて指定された出力信
号を送出する。２０はセレクタ１９から力された
被加数信号Ｃにセレクタ１６から出力された信号
を加算する加算部、２１は加算部２０から出力さ
れた信号の各ビツトの信号を単位遅延量遅延させ
る遅延回路、２２は遅延回路２から出力された信
号を下位ビツト程単位遅延量ずつ遅延量が大きく
なるように遅延させる遅延回路であり、第２図ｂ
に示す回路構成を有する。この遅延回路２２は加
算部２０から単位遅延時間経過する毎に下位ビツ
トから上位ビツトの順で出力された信号に対して
下位ビツト程大きく遅延させることによつて全ビ
ツトの信号が同時に出力されるようにするもので
ある。従つて、この遅延回路２２はデイジタル回
路の出力段を構成するように使用される。２３は
遅延回路２１及び遅延回路２２の出力信号を受け
てそのうちからセレクト信号によつて指定された
出力信号Ｄを送出するセレクタである。

このような第１図に示したデイジタル信号処理
回路１はワンチツプのICとして構成されており、
各セレクタ５，９，１６，１９及び２３のセレク
タ信号による制御内容に応じてそのデイジタル信
号処理回路の発揮する機能を変化させることがで
きる。

第３図ａ〜ｉはデイジタル信号処理回路１の各
セレクタ５，９，１６，１９及び２３に加えるセ
レクト信号を変えることによつて得ることのでき
る回路例の一部を示すものであり、同図において
１ａ〜１ｉはデイジタル信号処理回路１の各状態
における実質的な回路を示す。第３図ａに示す１
ａはデイジタ信号処理回路１を次の状態、即ち、
セレクタ５及び９が遅延回路２及び６の出力を送
出し、セレクタ１６が遅延回路１５の出力を送出
し、セレクタ１９が遅延回路１８の出力を送出
し、セレクタ２３が遅延回路２２の出力を送出す
る状態にすることによつて得られる回路で、Ａ・
Ｂ＋Ｃの演算を行なう。しかし、遅延回路１７の
入力側を接地する等して被加数信号Ｃを「０」に
すればＡ・Ｂの乗算を行なう乗算回路として機能
する。

第３図ｂに示す１ｂは、セレクタ５及び９が遅
延回路２及び６の出力を送出し、セレクタ１６が
遅延回路１３の出力を送出し、セレクタ１９が遅
延回路１８の出力を送出し、セレクタ２３が遅延
回路２２の出力を送出することによつて得られる
加算回路である。この加算回路１ｂは上位側ビツ
トがＡ、下位側ビツトがＢである信号AB（ここ
ではＡ×Ｂを意味しない。）にＣを加算する加算
回路である。このように各セレクタ５，９，１
６，１９及び２３を各セレクタ信号により適宜制
御してデイジタル信号処理回路１の実質的回路構
成を変化させることができるものであるが、以下
の回路１ｃ〜１ｉの説明に当り各セレクタ５，
９，１６，１９及び２３における選択状態の説明
を便宜上省略する。

第３図ｃに示す１ｃはFIRデイジタルフイルタ
を構成する積和回路、同図ｄに示す１ｄは同じく
加算回路で、第４図ａは積和回路１c₄，１c₃，１
c₂，１c₁，１c₀と加算回路１ｄとからなる５タツ
プFIRデイジタルフイルタを示し、第４図ｂはそ
の等価回路図である。このFIRデイジタルフイル
タは具体的には、それを構成する５個の積和回路
１ｃにはそれぞれ被乗数信号Ａとして入力信号Ｘ
が印加され、更に乗数信号Ｂとして定数信号h₄、
h₃、h₂、h₁、h₀が印加されるようにされ、又、乗
数信号Ｂとしてh₄、h₃を受ける積和回路１c₄，１
c₃の遅延回路１７，１７の入力側は接地され、そ
の被加数信号Ｃが０とされている。従つて、この
積和回路１c₄，１c₃は実質的にはh₄・Ｘ及びh₃・
Ｘを求める乗算回路としてしか機能しない。

そして、積和回路１c₄の出力信号は定数信号h₂
を受ける積和回路１c₂に被加数信号Ｃとして入力
され、更にこの積和回路１c₂の出力信号Ｄは定数
信号h₀を受ける積和回路１c₀に被加数信号Ｃとし
て入力される。又、積和回路１c₃の出力信号Ｄは
定数信号h₁を受ける積和回路１c₁に被加数信号Ｃ
として入力される。この積和回路１c₀の出力信号
は第３図ｄに示す加算回路１ｄに被加数信号Ｃと
して入力され、又、積和回路１c₁の出力信号は加
算回路１ｄに加数信号として入力される。この積
和回路１c₁の出力信号はその上位側ビツトの信号
（Ｕ）が遅延回路２に恰かも被乗数信号Ａのよう
に入力され、下位側ビツトの信号Ｌが遅延回路６
に恰かも乗数信号Ｂのように入力されるが、その
信号ＡとＢとは乗算部１４を経由しないので乗算
はされない。

この第４図ａに示す回路は積和回路１c₄，１
c₃，１c₂，１c₁，１c₀を縦続的に接続するのでは
なく，１c₄，１c₂，１c₀を縦続的に接続した回路
と，１c₃，１c₁を縦続的に接続した回路とを設
け、その２つの回路の出力信号どうしを加算回路
１ｄによつて加算するようにしたことを特徴とし
ている。

このようにするのは、各積和回路１ｃが加算部
２０の出力側に遅延回路２１を有しているだけで
なく加算部２０の被加数信号入力側にも遅延回路
１７を有しており、もし全部の積和回路１c₄〜１
c₀を縦続的に接続した場合には、各積信号h₄・
Ｘ、h₃・Ｘ、h₂・Ｘ、h₁・Ｘ、h₀・Ｘの遅延量が
第４図ｂに示すフイルタにおけるそれと比較して
１つの積和回路１ｃを通過するごとに単位遅延量
分余計に遅延せしめられてしまうことになり、所
定のフイルタ特性が得られなくなつてしまうから
である。尚、積和回路１c₀の出力信号と積和回路
１c₁の出力信号とでは後者の方を単位遅延量分大
きく遅延させなければならないので、加算回路１
ｄにおいて、一方では積和回路１c₀の出力信号を
遅延回路１７によつて単位遅延量遅延させ、他方
では積和回路１c₁の出力信号を遅延回路２，３，
６，７によつて単位遅延量の２倍分遅延させる。
又、その２つの出力信号を加算する加算部２０か
らは2n−１ビツトのデイジタル信号が下位ビツ
トから順番に出力されるので、第２図ｂに示すよ
うな遅延回路２２によつて下位ビツトの信号程大
きく遅延させることにより、全ビツトの信号が同
時に出力されるようにする。

このようにデイジタルフイルタを構成すること
とすれば、Ｎ＋１個のデイジタル信号処理回路１
を用い、そのうちのＮ個を第３図ｃに示すような
積和回路１ｃのモードにし、残りの１個を第３図
ｄに示すような加算回路１ｄのモードにして使用
することによつてビデオカメラその他に非常に多
く用いられるＮタツプのFIRデイジタルフイルタ
を得ることができる。

第３図ｅに示す１ｅは乗数信号Ａと被乗数信号
Ｂとを単位遅延量の３倍分遅延させて乗算部１４
に入力するようにした積和回路、同図ｆに示す１
ｆは上位ビツト側の信号がＡ、下位ビツト側の信
号がＢである一つの信号と被加数信号Ｃとを互い
に加算し、和信号を遅延回路２２を介して取り出
すようにした加算回路である。そして、この積和
回路１ｅ、加算回路１ｆ及び積和回路１ｃよつて
第５図に示すような内積回路が構成される。

この内積回路は、X₀・Y₀を求める積和回路１
c₁と、積和回路１c₁の出力にX₁・Y₁を加算する
積和回路１e₁と、X₂・Y₂を求める積和回路１c₂
と、積和回路１c₂の出力にX₃・Y₃を加算する積
和回路１e₂と、積和回路１e₁の出力と積和回路１
e₂の出力とを加算する加算回路１ｆと、からな
る。この内積回路によればX₀・Y₀＋X₁・Y₁＋
X₂・Y₂＋X₃・Y₃の演算を行うことができ、ビデ
オテープレコーダ等において例えば輝度信号Ｙ、
クロマ信号Ｉ、Ｑをカラー信号Ｒ、Ｇ、Ｂに変換
するための行列演算を行うのに最適である。この
内積回路において、X₀、Y₀及びX₂、Y₂を受ける
積和回路１c₁，１c₂よりもX₁、Y₁、及びX₃、Y₃
を受ける積和回路１e₂の方が乗算部１４に入力さ
れるベクトル信号Ｘ、Ｙの遅延量を単位遅延量の
２倍分大きくなるようにされている。これは４個
の積和回路をすべて第３図Ｃに示した積和回路１
ｃによつて構成した場合にはX₀・Y₀、X₂・Y₂が
遅延回路２１，１７によつてX₁・Y₁、X₃・Y₃よ
りも単位遅延量の２倍分多く遅延されてしまうた
めである。

このように内積回路を構成した場合には、Ｌ次
元ベクトルＸとＹとの内積演算を行うことのでき
る回路を約1.5L−0.5個のデイジタル信号処理回
路１によつて得ることができる。

第３図ｇは前記積和回路１ｅの遅延回路２１に
加えて遅延回路２２を活かすようにした積和回路
１ｇを示すものであり２次元ベクトルＸとＹとの
内積演算を行う内積回路に終段として用いるのに
適している。第６図はその遅延回路１ｇを用いた
内積回路を示すものである。この内積回路は遅延
回路１ｃの出力信号X₀・Y₀を積和回路１ｇに被
加数信号Ｃとして入力し、その積和回路１ｇの遅
延回路２２からX₀・Y₀＋X₁・Y₁を得るようにし
てなる。

このように積和回路１ｃ及び１ｇを用いれば２
次元ベクトルＸとＹとの内積を求める内積回路を
僅か２つのデイジタル信号処理回路１によつて構
成することができる。このような２次元の内積回
路はビデオカメラ等に用いられる直交変調回路、
あるいはキーイング（Keying）回路に用いるこ
とができる。

第３図ｈはアダートリー回路の入力段に適する
加算回路１ｈ、同図ｉは同じく中間段に適する加
算回路１ｉを示し、第７図はその加算回路１ｈ，
１ｉ及び前記加算回路１ｆを用いたアダートリー
回路を示す。

このアダートリー回路は入力信号X₀〜X₃とY₀
〜Y₃との対応するものどうしを互いに加算する
４個の加算回路１h₁，１h₂，１h₃，１h₄が入力段
として用いられており、又、加算回路１h₁，１h₂
の出力信号、即ち、X₀＋Y₀とX₁＋Y₁とを互いに
加算する加算回路１i₁と、加算回路１h₃，１h₄の
出力信号、即ち、X₂＋Y₂とX₃＋Y₃とを互いに加
算する加算回路１i₂とが中間段として用いられて
いる。そして、出力段には加算回路１i₁，１i₂の
出力信号、即ち、X₀＋Y₀＋X₁＋Y₁とX₂＋Y₂＋
X₃＋Y₃とを互いに加算する前述の加算回路１ｆ
が用いられている。

このように、第１図に示したデイジタル信号処
理回路１はセレクタ５，９，１６，１９及び２３
がセレクト信号による指定に応じて送出する信号
の種類を適宜に選択することにより例えば第３図
ａ〜ｉに示すように実質的な回路構成を変えて異
なる機能を発揮するようにすることができる。従
つて、デイジタルフイルタ、カラーエンコーダ、
マトリツクス、加算器、乗算器等非常に多くの種
類のデイジタル回路を１つのデイジタル信号処理
回路１によりあるいは複数のデイジタル信号処理
回路を１組合わせることによつて構成することが
できる。

尚、第１図に示したデイジタル信号処理回路は
あくまで本発明の一実施例にすぎず、又、第３図
ａ〜ｉに示した１ａ〜１ｉはそのデイジタル信号
処理回路１の各セレクタを適宜に制御することに
よつて得ることのできる回路例のあくまで一部に
すぎない。

効 果 以上に述べたように、本発明デイジタル信号処
理回路の第１のものは、複数ビツトの被乗数信号
を上位ビツト程単位遅延量ずつ多く遅延させる被
乗数信号遅延回路と、複数ビツトの乗数信号を上
位ビツト程単位遅延量ずつ多く遅延させる乗数信
号遅延回路と、上記各遅延回路から出力された被
乗数信号とを乗算する乗算部と、該乗算部から出
力された積信号と別の複数ビツトの被加数信号と
を加算する加算部と、該加算部から出力された和
信号の各ビツトの信号に対して等しく単位遅延量
の遅延を与える和信号遅延回路とを１つの半導体
チツプに形成してなることを特徴とするものであ
り、第２のものは、複数ビツトの被乗数信号を上
位ビツト程単位遅延量ずつ多く遅延させる被乗数
信号遅延回路と、複数ビツトの乗数信号を上位ビ
ツト程単位遅延量ずつ多く遅延させる乗数信号遅
延回路と、上記各遅延回路から出力された被乗数
信号と乗数信号とを乗算する乗算部と、該乗算部
から出力された積信号と別の複数ビツトの被加数
信号とを加算する加算部と、該加算部から出力さ
れた和信号の各ビツトの信号に対して等しく単位
遅延量の遅延を与える和信号遅延回路と、前記加
算部から出力された和信号を下位ビツト程単位遅
延量ずつ多く遅延させる和信号遅延回路と、その
２つの和信号遅延回路の出力信号を受けそのうち
からセレクト信号によつて指定された方の出力信
号を送出するセレクタとを１つの半導体チツプに
形成してなることを特徴とするものであり、第３
のものは、複数ビツトの被乗数信号を上位ビツト
程単位遅延量ずつ多く遅延させる被乗数信号遅延
回路と、複数ビツトの乗数信号を上位ビツト程単
位遅延量ずつ多く遅延させる乗数信号遅延回路
と、上記各遅延回路から出力された被乗数信号と
乗数信号とを乗算する乗算部と、該乗算部から出
力される積信号を一つの入力とするセレクタと、
前記被乗数信号及び乗数信号を前記乗算部を経由
させることなく前記セレクタへバイパスするバイ
パス回路と、該被乗数信号及び乗数信号を受け、
受けた信号を上位ビツト程単位遅延量ずつ大きく
遅延させて前記セレクタへ送出する遅延回路と、
該セレクタの出力信号とそれとは別の複数ビツト
の被加数信号を上位ビツト程単位遅延量ずつ大き
く遅延させる遅延回路と、該遅延回路の出力信号
と前記セレクタの出力信号とを加算する加算部
と、該加算部から出力された和信号の各ビツトの
信号に対して等しく単位遅延量の遅延を与える和
信号遅延回路と、前記加算部から出力された和信
号を下位ビツト程単位遅延量ずつ多く遅延させる
和信号遅延回路と、その２つの和信号遅延回路の
出力信号を受けそのうちからセレクト信号によつ
て指定された方の出力信号を送出する第２のセレ
クタとを１つの半導体チツプに形成してなること
を特徴とするものであり、これらはそれぞれ単独
であるいは適宜組合わせることによつて種々のデ
イジタル回路を構成することができる。従つて、
本発明によれば各種デイジタル回路を個々に設
計、製造する必要性をなくすことができ、装置を
低価格化することができる。

【図面の簡単な説明】

第１図乃至第３図は本発明デイジタル信号処理
回路の実施の一例を説明するためのもので、第１
図はデイジタル信号処理回路の構成を示すブロツ
ク図、第２図ａ及びｂはそれぞれ遅延回路の構成
を示すブロツク図、第３図ａ〜ｉはそれぞれデイ
ジタル信号処理回路の各状態における実質的な回
路の構成を示すブロツク図、第４図ａ及びｂは本
発明デイジタル信号処理回路を複数組合せること
によつて構成したデイジタルフイルタの一例を示
すもので、ａは回路構成を示すブロツク図、ｂは
その等価回路図、第５図乃至第７図はそれぞれ本
発明デイジタル信号処理回路を複数組合せること
によつて構成したその他の各別のデイジタル回路
例を示すブロツク図である。 符号の説明、１，１ａ〜１ｉ……デイジタル信
号処理回路、１０……被乗数信号遅延回路、１１
……乗数信号遅延回路、１３，１７，１８……遅
延量調整手段、１４……乗算部、１６，１９……
セレクタ、２０……加算部、２１，２２……和信
号遅延回路、２３……セレクタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツトの被乗数信号をその最下位ビツト
   から上位ビツトに行く程単位遅延量ずつ遅延量が
   多くなるように遅延させる被乗数信号遅延回路
   と、複数ビツトの乗数信号をその最下位ビツトか
   ら上位ビツトに行く程単位遅延量ずつ遅延量が多
   くなるように遅延させる乗数信号遅延回路と、上
   記各遅延回路から出力された被乗数信号と乗数信
   号とを乗算する乗算部と、該乗算部から出力され
   た積信号と別の複数ビツトの被加数信号とを加算
   する加算部と、該加算部から出力された和信号の
   各ビツトの信号に対して等しく単位遅延量の遅延
   を与える和信号遅延回路とを１つの半導体チツプ
   に形成してなることを特徴とするデイジタル信号
   処理回路。 ２ 複数ビツトの被乗数信号をその最下位ビツト
   から上位ビツトに行く程単位遅延量ずつ遅延量が
   多くなるように遅延させる被乗数信号遅延回路
   と、複数ビツトの乗数信号をその最下位ビツトか
   ら上位ビツトに行く程単位遅延量ずつ遅延量が多
   くなるように遅延させる乗数信号遅延回路と、上
   記各遅延回路から出力された被乗数信号と乗数信
   号とを乗算する乗算部と、該乗算部から出力され
   た積信号と別の複数ビツトの被加数信号とを加算
   する加算部と、該加算部から出力された和信号の
   各ビツトの信号に対して等しく単位遅延量の遅延
   を与える和信号遅延回路と、前記加算部から出力
   された和信号をその最上位ビツトから下位ビツト
   に行く程単位遅延量ずつ遅延量が多くなるように
   遅延させる和信号遅延回路と、その２つの和信号
   遅延回路の出力信号を受けそのうちからセレクト
   信号によつて指定された方の出力信号を送出する
   セレクタとを１つの半導体チツプに形成してなる
   ことを特徴とするデイジタル信号処理回路。 ３ 複数ビツトの被乗数信号をその最下位ビツト
   から上位ビツトに行く程単位遅延量ずつ遅延量が
   多くなるように遅延させる被乗数信号遅延回路
   と、複数ビツトの乗数信号をその最下位ビツトか
   ら上位ビツトに行く程単位遅延量ずつ遅延量が多
   くなるように遅延させる乗数信号遅延回路と、上
   記各遅延回路から出力された被乗数信号と乗数信
   号とを乗算する乗算部と、該乗算部から出力され
   る積信号を一つの入力とするセレクタと、前記被
   乗数信号及び乗数信号を前記乗算部を経由させる
   ことなく前記セレクタへバイパスするバイパス回
   路と、該被乗数信号及び乗数信号を受け、受けた
   信号をその最下位ビツトから上位ビツトに行く程
   単位遅延量ずつ遅延量が多くなるように遅延させ
   て前記セレクタへ送出する遅延回路と、該セレク
   タの出力信号とそれとは別の複数ビツトの被加数
   信号をその最下位ビツトから上位ビツトに行く程
   単位遅延量ずつ遅延量が多くなるように遅延させ
   る遅延回路と、該遅延回路の出力信号と前記セレ
   クタの出力信号とを加算する加算部と、該加算部
   から出力された和信号の各ビツトの信号に対して
   等しく単位遅延量の遅延を与える和信号遅延回路
   と、前記加算部から出力された和信号をその最上
   位ビツトから下位ビツトに行く程単位遅延量ずつ
   遅延量が多くなるように遅延させる和信号遅延回
   路と、その２つの和信号遅延回路の出力信号を受
   けそのうちからセレクト信号によつて指定された
   方の出力信号を送出する第２のセレクタとを１つ
   の半導体チツプに形成してなることを特徴とする
   デイジタル信号処理回路。