JPH0443309B2

JPH0443309B2 -

Info

Publication number: JPH0443309B2
Application number: JP58002044A
Authority: JP
Inventors: Seiichiro Iwase
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-01-10
Filing date: 1983-01-10
Publication date: 1992-07-16
Also published as: JPS59127171A

Description

【発明の詳細な説明】産業上の利用分野本発明は新規なデイジタル信号処理回路に関
し、特に、単独で、あるいは複数組合わせること
によつてデイジタルフイルター、カラーエンコー
ダ、マトリツクス回路、加算器、乗算器等各種の
デイジタル回路を構成することのできる新規なデ
イジタル信号処理回路を提供しようとするもので
ある。

背景技術とその問題点高度なデイジタル技術を駆使した装置例えばデ
イジタルカラービデオカメラ等にはデイジタルフ
イルター、マトリツクス回路、エンコーダ回路、
加算器、乗算器等非常に多くの種類のデイジタル
回路が数多く使用される。ところで、このような
各種デイジタル回路を個々に設計、製造すること
は非常に装置の高価格化を招く。

発明の目的しかして、本発明は、単独で、あるいは複数組
合せることによつてデイジタルフイルター、カラ
ーエンコーダ、マトリツクス回路、加算器、乗算
器等各種のデイジタル回路を構成することのでき
る新規なデイジタル信号処理回路を提供しようと
するものである。

発明の概要上記目的を達成するための本発明デイジタル信
号処理回路の第１のものは、複数ビツトの信号ど
うしを互いに乗算し複数ビツト毎に単位遅延量ず
つ上位ビツト程多く遅延せしめられた積信号を出
力する乗算部と、該乗算部から出力された積信号
を別の複数ビツトの信号であつて複数ビツト毎に
単位遅延量ずつ上位ビツト程多く遅延せしめられ
た被加数信号に加算する加算部と、を１つの半導
体チツプに形成してなることを特徴とするもので
ある。

本発明デイジタル信号処理回路の第２のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数ビツトの信号
であつて複数ビツト毎に単位遅延量ずつ上位ビツ
ト程多く遅延せしめられた被加数信号に加算する
加算部と、該加算部から出力された和信号の各ビ
ツトの信号に対して単位遅延量の遅延を与える被
加数信号遅延回路と、を１つの半導体チツプに形
成してなることを特徴とするものである。

本発明デイジタル信号処理回路の第３のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、複数ビ
ツト毎に単位遅延量ずつ上位ビツト程多く遅延せ
しめられた被加数信号の各ビツトの信号に対して
単位遅延量の遅延を与える被加数信号遅延回路
と、該被加数信号遅延回路から出力された被加数
信号に前記乗算部から出力された積信号を加算す
る加算部と、該加算部から出力された和信号の各
ビツトの信号に対して単位遅延量の遅延を与える
和信号遅延回路と、を１つの半導体チツプに形成
してなることを特徴とするものである。

本発明デイジタル信号処理回路の第４のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数ビツトの信号
であつて複数ビツト毎に単位遅延量ずつ上位ビツ
ト程多く遅延せしめられた被加数信号に加算する
加算部と、該加算部から出力され複数ビツト毎に
単位遅延量ずつ上位ビツト程多く遅延せしめられ
ている和信号に対して複数ビツト毎に単位遅延量
ずつ下位ビツト程多い遅延を与えることにより該
和信号の各ビツト間における信号の遅延量の差を
なくす和信号遅延回路と、上記加算部から出力さ
れた上記和信号の各ビツトの信号に対して等しい
遅延量の遅延を与える和信号遅延回路と、上記２
つの和信号遅延回路の出力信号を受けそのうちか
らセレクト信号により指定された一つの出力信号
を送出するセレクタと、を１つの半導体チツプに
形成してなることを特徴とするものである。

本発明デイジタル信号処理回路の第５のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部に入力された被乗数信号と乗数信号とのうちの
一方と同じ信号を上位側のビツトとし他方と同じ
信号を下位側のビツトとする信号及び上記乗算部
から出力された積信号を受けそのうちからセレク
ト信号により指定された一つの信号を出力するセ
レクタと、該セレクタの出力信号をそれとは別の
複数ビツトの信号であつて複数ビツト毎に単位遅
延量ずつ上位ビツト程多く遅延せしめられた被加
数信号に加算する加算部と、を１つの半導体チツ
プに形成してなることを特徴とするものである。

本発明デイジタル信号処理回路の第６のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部に入力された被乗数信号と乗数信号のうちの一
方と同じ信号を上位側のビツトとし他方と同じ信
号を下位側のビツトとする信号を受けその受けた
信号に対して複数ビツト毎に単位遅延量ずつ上位
ビツト程遅延量が多くなるような遅延を与える遅
延回路と、該遅延回路が受けた信号と同一の信
号、該遅延回路の出力信号及び前記乗算部の出力
である積信号を受けそのうちからセレクト信号に
より指定された一つの信号を出力するセレクタ
と、該セレクタから出力された信号を別の複数ビ
ツトの信号であつて複数ビツト毎に単位遅延量ず
つ上位ビツト程多く遅延せしめられた被加数信号
に加算する加算部と、を１つの半導体チツプに形
成してなることを特徴とするものである。

本発明デイジタル信号処理回路の第７のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、その乗
算器の入力の被乗数信号と乗数信号の両方に、又
は乗算器の出力信号に適当な遅延を与える可変遅
延回路と、複数ビツトの信号であつて複数ビツト
毎に単位遅延量ずつ上位ビツト程多く遅延せしめ
られた被加数信号の各ビツトの信号に対して単位
遅延量の遅延を与える被加数信号遅延回路と、該
被加数信号遅延回路から出力された被加数信号に
前記乗算部から出力された積信号を加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して単位遅延量の遅延を与える和信号
遅延回路と、を１つの半導体チツプに形成してな
ることを特徴とするものである。

本発明デイジタル信号処理回路の第８のもの
は、複数ビツトの信号どうしを互いに乗算する乗
算部と、該乗算部の被乗数信号及び乗数信号の入
力側又は積信号の出力側に設けられたところの信
号を複数ビツト毎に単位遅延量ずつ上位ビツト程
多く遅延させる遅延回路と、被加数信号を複数ビ
ツト毎に単位遅延量ずつ上位ビツト程多く遅延さ
せる遅延回路と、被加数信号を複数ビツト毎に単
位遅延量ずつ上位ビツト程多く遅延させる遅延回
路と、上記被加数信号の各ビツトの信号と同じ遅
延量ずつ遅延させる遅延回路と、上記被加数信号
を遅延させる２つの遅延回路の出力信号を受け、
第１のセレクト信号により指定された方の出力信
号を出力する第１のセレクタと、上記乗算部から
の複数ビツト毎に単位遅延量ずつ上位ビツト程多
く遅延した積信号を上記第１のセレクタから出力
された被加数信号に加算する加算部と、上記加算
部から出力された和信号を各ビツト毎に同じ遅延
量ずつ遅延させる遅延回路と、上記加算部から出
力された和信号を複数ビツト毎に単位遅延量ずつ
下位ビツト程多く遅延させる遅延回路と、和信号
を遅延させる上記２つの遅延回路の出力信号を受
け、そのうち第２のセレクト信号により指定され
た方の遅延回路の出力信号を出力する第２のセレ
クタと、を１つの半導体チツプに形成してなるこ
とを特徴とするものである。

これら本発明デイジタル信号処理回路は、単独
で、あるいは複数組合せることによつて種々のデ
イジタル回路を構成することができる。

実施例以下に、本発明デイジタル信号処理回路を添付
図面に示した実施例に従つて詳細に説明する。

第１図は本発明デイジタル信号処理回路の実施
の一例１を示すものである。同図において、２，
３，４は互いに縦続的に接続されそれぞれｎビツ
トの被乗数信号Ａを単位遅延量遅延させる遅延回
路、５は上記各遅延回路２，３，４の出力信号を
受け、その出力信号のうちのセレクト信号によつ
て指定された一つの出力信号を送出するセレクタ
である。６，７，８は互いに縦続的に接続されそ
れぞれｎビツトの乗数信号Ｂを単位遅延量遅延さ
せる遅延回路、９は上記遅延回路６，７，８の出
力信号を受け、その出力信号のうちのセレクト信
号によつて指定された一つの出力信号を送出する
セレクタである。この２，３，４，５及び６，
７，８，９はそれぞれ信号Ａ及びＢの各ビツトの
信号を適当な遅延量だけ遅延させる可変遅延回路
１０及び１１を構成している。しかして、入力さ
れた被乗数信号Ａ及び乗数信号Ｂをセレクタ５及
び９を制御するセレクト信号によつて単位遅延量
の１乃至３倍遅延させることができる。尚、可変
遅延回路１０及び１１を被乗数信号及び乗数信号
の遅延用として双方に挿入する代りに、乗算部１
７の出力側に語長の長い遅延回路１０′（第１図
において破線で示す。）を挿入することもできる。

１２は遅延回路で、乗数信号Ｂを下位側ビツト
の信号とし、被乗数信号Ａを上位側ビツトの信号
として受け入れ、その被乗数信号Ａと乗数信号Ｂ
とからなる2nビツトの一つの信号を上位ビツト
程遅延量が大きくなるように遅延させる働きをす
る。この遅延回路１２は例えばｎ＝４とし、１ビ
ツトのフリツプフロツプを１３で示すと例えば第
２図のａ或いはｂに示すような構成を有するもの
で、入力された８ビツトの信号を複数ビツト例え
ば２あるいは４ビツト毎に単位遅延量ずつ上位ビ
ツトの信号程遅延量が大きくなるようにする。こ
のように、多数ビツトのデイジタル信号を上位ビ
ツト程遅延させるのは後述する乗算部、加算部を
低速論理素子によつて形成することができるよう
にするためである。

即ち、デイジタルカラービデオカメラ回路等に
おいては一般に複数ビツト、例えば８ビツトのデ
ータどうしの加算あるいは乗算等をする演算器に
は非常に高速の論理素子例えばTTLやECLを用
いる必要がある。というのは、複数ビツトの信号
どうしを加算する場合は、一般に、先ず最下位ビ
ツトどうしの演算をしキヤリーの有無が確定して
からそれより１つ上位のビツトどうしの演算をす
るというように下位ビツトの演算が終了してから
上位ビツトの演算に移らなければならず、全ビツ
トを同時に演算するには伝般遅延時間が大きくな
り論理素子に高速なものを必要とする。第３図ａ
はそのような８ビツトのリツプルキヤリー加算回
路である。１３は１ビツトフリツプフロツプ、１
４は１ビツト全加算器である。勿論、キヤリール
ツクアヘツド回路を有する演算器を使用すれば全
ビツトを高速に演算することができるが、この場
合にはキヤリールツクアヘツド回路を設けなけれ
ばならないし、それでも動作速度はキヤリーの伝
搬速度に制限される。そこで第３図ｂに示すよう
な遅延回路を用いて加算入力を夫々１ビツト毎に
単位遅延量ずつ上位ビツトほど遅延量が大きくな
るようにし、それによつてもともと同一時刻のデ
ータの各ビツトの演算をクロツクパルスの１周期
あたり１ビツトの処理速度で行うようにし、一
方、演算器から出力されたところの単位遅延時間
経過する毎に下位ビツトから上位ビツトの順で出
力された信号に対しては第３図ｃに示すような遅
延回路を用いて１ビツト毎に単位遅延量ずつ下位
ビツト程遅延量が大きくなるような遅延を与えて
もともと同一時刻のデータの全ビツトの信号が同
時に出力されるようにすることが考えられる。こ
のようにすれば演算器による演算をもともと同一
時刻のデータについてクロツクパルスの１周期あ
たり１ビツトの非常に低い処理速度で行うことが
できるからである。しかしながら、このようにす
れば、演算器の入力側及び出力側に設ける遅延回
路の遅延素子１３の数を非常に多くしなければな
くならない。ちなみに第３図ｂ，ｃに示す例によ
れば各遅延回路にはそれぞれ28個の遅延素子１３
を用いなければならないので、遅延素子１３の必
要数は無視できない数となる。

しかして、本発明デイジタル信号処理回路の演
算器は複数ビツト例えば第４図に示す２ビツトの
全加算ブロツクを演算器構成単位としている。こ
のように２ビツトの全加算ブロツクを演算器構成
単位とする演算回路は第５図に示すような回路構
成となる。このような演算回路によれば１５及び
１６に示すところのフリツプフロツプ１３，１
３，……からなる遅延回路を必要とするが、動作
速度は第３図ａに示す演算器に比較して高速にな
る。そして、被演算信号を１ビツト毎に単位遅延
量ずつ上位ビツト程遅延量が大きくなるように遅
延させて演算する場合に必要となる第３図ｂ，ｃ
に示すような遅延回路と比較して本発明に係る遅
延回路（例えば１５，１６）が必要とするフリツ
プフロツプ１３等の遅延素子の数は少なくて済
む。即ち、本発明によれば、徒ずらに遅延回路の
遅延素子を増加させることなく高速化を図ること
ができる。勿論、演算器構成単位とする全加算ブ
ロツクのビツト数は、例として挙げた２，４等に
は限定されない。この演算ブロツクのビツト数
は、１ビツトの全加算器の加算結果の出力に要す
る伝搬遅延時間に比較し１ビツトの全加算器のキ
ヤリーの出力に要する伝搬遅延時間の方が一般に
速いので、これが同程度になるようなビツト数に
選ぶのが最適である。

このようにすることにより、本デイジタル信号
処理回路１はコンプリメンタリMOS等の低速論
理素子により構成することができる。

とにかく、このような演算器を用いるのである
から演算器の入力側には上位ビツト程遅延量が大
きい１５のような遅延回路が必要となる。即ち、
第１図に示す遅延回路１２としては演算器のブロ
ツクのビツト数が２あるいは４のときにそれぞれ
第２図ａあるいはｂに示す回路が必要になる。
尚、ビツトにより遅延の異なることは図面では回
路を示すブロツク枠の出力側あるいは入力側の辺
を斜めの線で示すことにより表現することとす
る。

１７は乗算部で、セレクタ５及び９から出力さ
れた被乗数信号Ａ及び乗数信号Ｂを互いに乗算す
る。この乗算部１７は第５図に示すような加算回
路を基本的要素としており乗算結果として２の補
数コードで2n−１ビツトの出力が得られる。し
かしこの乗算部を構成する多数の加算回路はすべ
て上位ビツト程遅延が大きい入力データを必要と
するから１５，１６のような遅延回路は各加算回
路ごとに必要なわけではなく乗算部の入力部分と
出力部分でしか必要でない。更に後段には後述す
る加算部があるので出力部分では１６のような遅
延回路は不要で、この乗算部１７は例えば２ビツ
ト毎に単位遅延量ずつ上位ビツト程遅延量の大き
いデータを出力すればよい。

１８はセレクタで、乗算部１７から出力された
積信号Ａ・Ｂと、セレクタ５及び９から出力され
た被乗数信号Ａ及び乗数信号Ｂからなる信号と、
遅延回路１２から出力された被乗数信号Ａ及び乗
数信号Ｂからなる信号とを受けて、これ等の信号
のうちからセレクト信号によつて指定された信号
を送出する。

尚、遅延回路１２を通る経路は乗算部１７をバ
イパスしてこのデイジタル信号処理回路１を加算
器として動作させるためのもので後述する加算部
２２に所定の遅延を持つた信号を与える役割りを
果す。またセレクタ５及び９から直接セレクタ１
８に信号を伝達する経路は同じ目的で入力Ａ及び
Ｂに上位ビツト程遅延の大きい信号が入力された
時のためのものである。

１９は2n−１＋αビツトの被加算信号Ｃの各
ビツトの信号を等しく単位遅延量遅延させる遅延
回路、２０は被加算回路信号Ｃを上位ビツト程複
数ビツト例えば２（あるいは４等）ビツト毎に単
位遅延量ずつ遅延量が大きくなるように遅延させ
る遅延回路で、その構成は遅延回路１２とは各ビ
ツト共に１段分遅延が多いことと、ビツト数が異
なるだけで同種のものである。２１はセレクタ
で、遅延回路１９の出力信号と遅延回路２０の出
力信号とを受けこのうちからセレクト信号によつ
て指定された出力信号を送出する。なお、遅延回
路２０を通る経路は被加数信号Ｃを後述する加算
部２２に所定量の遅延を持つ信号として与えるた
めのものである。また遅延回路１９を通る経路は
被加数信号Ｃとして上位ビツト程遅延の大きい信
号が入力された時のためのものである。

２２はセレクタ２１から出力された被加数信号
Ｃにセレクタ１８から出力された信号を加算する
加算部で、既に説明したように複数ビツト例えば
２ビツトずつ上位ビツト程遅れた時刻に演算する
構造になつている。２３は加算部２２から出力さ
れた和信号の各ビツトの信号を単位遅延量遅延さ
せる和信号遅延回路、２４は加算部２２から出力
された和信号を下位ビツト程遅延量が大きくなる
ように遅延させる遅延回路である。この遅延回路
２４は加算部２２から単位遅延時間経過する毎に
下位ビツトから上位ビツトの順で例えば２ビツト
ずつ遅れて出力される信号に対して下位ビツト程
大きく遅延させることによつて本処理回路に入力
される前の、もともと同時刻にサンプルされてい
る全ビツトの信号が同時に出力されるようにする
ものであり、前述の乗算部１７及び加算部２２の
加算ブロツクのビツト数により第５図の遅延回路
１６に相当し、第２図のｃ或いはｄに示す回路で
各ビツトを１段分多く遅延させるようにしたもの
である。

２５は和信号遅延回路２３及び和信号遅延回路
２４の出力信号を受けてそのうちからセレクト信
号によつて指定された出力信号Ｄを送出するセレ
クタである。ここで、２３の経路は加算部２２の
例えば２ビツト毎に単位遅延量ずつ上位ビツト程
多く遅延した信号をその遅れたままの形で出力す
るためのものである。２４の経路はビツトによつ
て異なる信号の遅延を補正して通常の各ビツト共
遅延量の揃つた形で信号Ｄを出力するためのもの
である。

このような第１図に示したデイジタル信号処理
回路１はワンチツプのICとして構成されており、
各セレクタ５，９，１８，２１及び２５のセレク
ト信号による制御内容に応じてそのデイジタル信
号処理回路の発揮する機能を変化させることがで
きる。

第６図ａ〜ｉはデイジタル信号処理回路１の各
セレクタ５，９，１８，２１及び２５に加えるセ
レクト信号を変えることによつて得ることのでき
る回路例の一部を示すものであり、同図において
１ａ〜１ｉはデイジタル信号処理回路１の各状態
における実質的な回路を示す。第６図ａに示す１
ａはデイジタル信号処理回路１を次の状態、即
ち、セレクタ５及び９が遅延回路２及び６の出力
を送出し、セレクタ１８が乗算部１７の出力を送
出し、セレクタ２１が遅延回路２０の出力を送出
し、セレクタ２５が遅延回路２４の出力を送出す
る状態にすることによつて得られる回路で、Ａ・
Ｂ＋Ｃの演算を行なう。しかし、遅延回路２０の
入力側を接地する等して被加数信号Ｃを「０」に
すればＡ・Ｂの乗算を行なう乗算回路として機能
する。

第６図ｂに示す１ｂは、セレクタ５及び９が遅
延回路２及び６の出力を送出し、セレクタ１８が
遅延回路１２の出力を送出し、セレクタ２１が遅
延回路２０の出力を送出し、セレクタ２５が遅延
回路２４の出力を送出することによつて得られる
加算回路である。この加算回路１ｂは上位側ビツ
トがＡ、下位側ビツトがＢである信号AB（ここ
ではＡ×Ｂを意味しない。）にＣを加算する加算
回路である。このように各セレクタ５，９，１
８，２１及び２５を各セレクト信号により適宜制
御してデイジタル信号処理回路１の実質的回路構
成を変化させることができるものであるが、以下
の回路１ｃ〜１ｉの説明に当り各セレクタ５，
９，１８，２１及び２５における選択状態の説明
を便宜上省略する。

第６図ｃに示す１ｃはFIRデイジタルフイルタ
を構成する積和回路、同図ｄに示す１ｄは同じく
加算回路で、第７図ａは積和回路１c₄，１c₃，１
c₂，１c₁，１c₀と加算回路１ｄとからなる５タツ
プFIRデイジタルフイルタを示し、第７図ｂはそ
の等価回路図である。このFIRデイジタルフイル
タは具体的には、それを構成する５個の積和回路
１ｃにはそれぞれ被乗数信号Ａとして入力信号Ｘ
が印加され、更に乗数信号Ｂとして定数信号h₄，
h₃，h₂，h₁，h₀が印加されるようにされ、又、乗
数信号Ｂとしてh₄，h₃を受ける積和回路１c₄，１
c₃の遅延回路１９，１９の入力側は接地され、そ
の被加数信号Ｃが０とされている。従つて、この
積和回路１c₄，１c₃は実質的にはh₄・Ｘ及びh₃・
Ｘを求める乗算回路としてしか機能しない。

そして、積和回路１c₄の出力信号は定数信号h₂
を受ける積和回路１c₂に被加数信号Ｃとして入力
され、更にこの積和回路１c₂の出力信号Ｄは定数
信号h₀を受ける積和回路１c₀に被加数信号Ｃとし
て入力される。又、積和回路１c₃の出力信号Ｄは
定数信号h₁を受ける積和回路１c₁に被加数信号Ｃ
として入力される。この積和回路１c₀の出力信号
は第６図ｄに示す加算回路１ｄに被加数信号Ｃと
して入力され、又、積和回路１c₁の出力信号は加
数回路１ｄに加数信号として入力される。この積
和回路１c₁の出力信号はその上位側ビツトの信号
Ｕが遅延回路２に恰かも被乗数信号Ａのように入
力され、下位側ビツトの信号Ｌが遅延回路６に恰
かも乗数信号Ｂのように入力されるが、その信号
ＡとＢとは乗算部１７を経由しないので乗算はさ
れない。

この第７図ａに示す回路は積和回路１c₄，１
c₃，１c₂，１c₁，１c₀を縦続的に接続するのでは
なく、１c₄，１c₂，１c₀を縦続的に接続した回路
と、１c₃，１c₁を縦続的に接続した回路とを設
け、その２つの回路の出力信号どうしを加算回路
１ｄによつて加算するようにしたことを特徴とし
ている。

このようにするのは、各積和回路１ｃが加算部
２２の出力側に遅延回路２３を有しているだけで
なく加算部２２の被加数信号入力側にも遅延回路
１９を有しており、もし全部の積和回路１c₄〜１
c₀を縦続的に接続した場合には、各積信号h₄・
Ｘ、h₃・Ｘ、h₂・Ｘ、h₁・Ｘ、h₀・Ｘの遅延量が
第７図ｂに示すフイルタにおけるそれと比較して
１つの積和回路１ｃを通過するごとに単位遅延量
分余計に遅延せしめられてしまうことになり、所
定のフイルタ特性が得られなくなつてしまうから
である。尚、積和回路１c₀の出力信号と積和回路
１c₁の出力信号とでは後者の方を単位遅延量分大
きく遅延させなければならないので、加算回路１
ｄにおいて、一方では積和回路１c₀の出力信号を
遅延回路１９によつて単位遅延量遅延させ、他方
では積和回路１c₁の出力信号を遅延回路２，３，
６，７によつて単位遅延量の２倍分遅延させる。
又、その２つの出力信号を加算する加算部２２か
らは2n−１＋α（αは正の整数）ビツトのデイジ
タル信号が下位ビツトから順に出力されるので、
遅延回路２４によつて例えば２ビツト毎に単位遅
延量ずつ下位ビツトの信号程大きく遅延させるこ
とにより、もともと同時刻のサンプルの全ビツト
の信号が同時に出力されるようにする。

このようにデイジタルフイルタを構成すること
とすれば、Ｎ＋１個のデイジタル信号処理回路１
を用い、そのうちのＮ個を第６図ｃに示すような
積和回路１ｃのモードにし、残りの１個を第６図
ｄに示すような加算回路１ｄのモードにして使用
することによつてビデオカメラその他に非常に多
く用いられるＮタツプのFIRデイジタルフイルタ
を得ることができる。

第６図ｅに示す１ｅは乗数信号Ａと被乗数信号
Ｂとを単位遅延量の３倍分遅延させて乗算部１７
に入力するようにした積和回路、同図ｆに示す１
ｆは上位ビツト側の信号がＡ、下位ビツト側の信
号がＢである一つの信号と被加数信号Ｃとを互い
に加算し、和信号を遅延回路２４を介して取り出
すようにした加算回路である。そして、この積和
回路１ｅ、加算回路１ｆ及び前記積和回路１ｃに
よつて第８図に示すような内積回路が構成され
る。

この内積回路は、X₀・Y₀を求める積和回路１
c₁と、積和回路１c₁の出力にX₁・Y₁を加算する
積和回路１e₁と、X₂・Y₂を求める積和回路１c₂
と、積和回路１c₂の出力にX₃・Y₃を加算する積
和回路１e₂と、積和回路１e₁の出力と積和回路１
e₂の出力とを加算する加算回路１ｆと、かりな
る。この内積回路によればX₀・Y₀＋X₁・Y₁＋
X₂・Y₂＋X₃・Y₃の４次の内積演算を行うことが
でき、ビデオテープレコーダ等において例えばカ
ラー映像信号Ｒ，Ｇ，Ｂを輝度信号Ｙ、クロマ信
号Ｉ，Ｑに変更するための行列演算を行うのに最
適である。例えばＹＩＱ＝a₁₁ a₁₂ a₁₃ a₂₁ a₂₂ a₂₃ a₃₁ a₃₂ a₃₃ ＲＧＢのようなマトリクス演算は、Ｙ＝a₁₁・Ｒ＋a₁₂・Ｇ＋a₁₃・ＢＩ＝a₂₁・Ｒ＋a₂₂・Ｇ＋a₂₃・ＢＱ a₃₁・Ｒ＋a₃₂・Ｇ＋a₃₃・Ｂとなり、この様な３次の内積演算に敵する。この
内積回路において、X₀，Y₀及びX₂，Y₂を受ける
積和回路１c₁，１c₂よりもX₁，Y₁及びX₃，Y₃を
受ける積和回路１e₂の方が乗算部１７に入力され
るベクトル信号Ｘ，Ｙの遅延量を単位遅延量の２
倍分大きくなるようにされている。これは４個の
積和回路をすべて第６図ｃに示した積和回路１ｃ
によつて構成した場合にはX₀・Y₀，X₂・Y₂が遅
延回路２３、１９によつてX₁・Y₁，X₃・Y₃より
も単位遅延量の２倍分多く遅延されてしまうため
である。

このように内積回路を構成した場合には、Ｌ次
元ベクトルＸとＹとの内積演算を行うことのでき
る回路を約1.5L−0.5個のデイジタル信号処理回
路１によつて得ることができる。

第６図ｇは前記積和回路１ｅの遅延回路２３に
代えて遅延回路２４を活かすようにした積和回路
１ｇを示すものであり２次元ベクトルＸとＹとの
内積演算を行う内積回路に終段として用いるのに
敵している。第９図はその遅延回路１ｇを用いた
内積回路を示すものである。この内積回路は遅延
回路１ｃの出力信号X₀・Y₀を積和回路１ｇに被
加数信号Ｃとして入力し、その積和回路１ｇの遅
延回路２４からX₀・Y₀＋X₁・Y₁を得るようにし
てなる。

このように積和回路１ｃ及び１ｇを用いれば２
次元ベクトルＸとＹとの内積を求める内積回路を
僅か２つのデイジタル信号処理回路１によつて構
成することができる。このような２次元の内積回
路はビデオカメラ等に用いられる直交変調回路、
あるいはキーイング（クロスフエード）回路に用
いることができる。

第６図ｈはアダートリー回路の入力段に適する
加算回路１ｈ、同図ｉは同じく中間段に適する加
算回路１ｉを示し、第１０図はその加算回路１
ｈ，１ｉ及び前記加算回路１ｆを用いたアダート
リー回路を示す。

このアダートリー回路は入力信号X₀〜X₃とY₀
〜Y₃との対応するものどうしを互いに加算する
４個の加算回路１h₁，１h₂，１h₃，１h₄が入力段
として用いられており、又、加算回路１h₁，１h₂
の出力信号、即ち、X₀＋Y₀とX₁＋Y₁とを互いに
加算する加算回路１i₁と、加算回路１h₃，１h₄の
出力信号、即ち、X₂＋Y₂とX₃＋Y₃とを互いに加
算する加算回路１i₂とが中間段として用いられて
いる。そして、出力段には加算回路１i₁，１i₂の
出力信号、即ち、X₀＋Y₀＋X₁＋Y₁とX₂＋Y₂＋
X₃＋Y₃とを互いに加算する前述の加算回路１ｆ
が用いられている。

このように、第１図に示したデイジタル信号処
理回路１はセレクタ５，９，１８，２１及び２５
がセレクト信号による指定に応じて送出する信号
の種類を適宜に選択することにより例えば第６図
ａ〜ｉに示すように実質的な回路構成を変えて異
なる機能を発揮するようにすることができる。従
つて、デイジタルフイルタ、カラーエンコーダ、
マトリツクス、加算器、乗算器等非常に多くの種
類のデイジタル回路を１つのデイジタル信号処理
回路によりあるいは複数のデイジタル信号処理回
路を組合わせることによつて構成することができ
る。

尚、第１図に示したデイジタル信号処理回路は
あくまで本発明の一実施例にすぎず、又、第６図
ａ〜ｉに示した１ａ〜１ｉはそのデイジタル信号
処理回路１の各セレクタを適宜に制御することに
よつて得ることのできる回路例のあくまで一部に
すぎない。例えば、第１図の可変遅延回路１０，
１１に入力された信号Ａ，Ｂが全てセレクタ１８
と加算部２２との間の経路を通ることから、可変
遅延回路１０，１１の代りにセレクタ１８と加算
部２２の間に適当なビツト長の可変遅延回路を１
つ置けば同じ機能を持つことができる。また乗算
部や加算部の演算ブロツクのビツト数のとり方に
より各部分にはいろいろなバリエーシヨンが考え
られる。

効果以上に述べたように、本発明デイジタル信号処
理回路の第１のものは、複数ビツトの信号どうし
を互いに乗算し複数ビツト毎に単位遅延量ずつ上
位ビツト程多く遅延せしめられた積信号を出力す
る乗算部と、該乗算部から出力された積信号を別
の複数ビツトの信号であつて複数ビツト毎に単位
遅延量ずつ上位ビツト程多く遅延せしめられた被
加数信号に加算する加算部と、を１つの半導体チ
ツプに形成してなることを特徴とするものであ
る。

本発明デイジタル信号処理回路の第２のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数のビツトの信
号であつて複数ビツト毎に単位遅延量ずつ上位ビ
ツト程多く遅延せしめられた被加数信号に加算す
る加算部と、該加算部から出力された和信号の各
ビツトの信号に対して単位遅延量の遅延を与える
被加数信号遅延回路と、を１つの半導体チツプに
形成してなることを特徴とするものである。

本発明デイジタル信号処理回路の第４のもの
は、複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数のビツトの信
号であつて複数ビツト毎に単位遅延量ずつ上位ビ
ツト程多く遅延せしめられた被加数信号に加算す
る加算部と、該加算部から出力され複数ビツト毎
に単位遅延量ずつ上位ビツト程多く遅延せしめら
れている和信号に対して複数ビツト毎に単位遅延
量ずつ下位ビツト程多い遅延を与えることにより
該和信号の各ビツト間における信号の遅延量の差
をなくす和信号遅延回路と、上記加算部から出力
された上記和信号の各ビツトの信号に対して等し
い遅延量の遅延を与える和信号遅延回路と、上記
２つの和信号遅延回路の出力信号を受けそのうち
からセレクト信号により指定された一つの出力信
号を送出するセレクタと、を１つの半導体チツプ
に形成してなることを特徴とするものである。

そして、これらはそれぞれ単独であるいは適宜
組合わせることによつて種々のデイジタル回路を
構成することができる。従つて、本発明によれば
各種デイジタル回路を個々に設計、製造する必要
性をなくすことができ、装置を低価格化すること
ができる。

しかも、被演算信号を複数ビツト毎に単位遅延
量ずつ上位ビツト程多く遅延させて単位遅延時間
経過する毎に順に出力される複数ビツトの信号を
処理単位として演算処理できるようにしので、処
理速度を高速にすることができ、しかも信号の上
位ビツト程多く遅延させたり、あるいは上位ビツ
ト程多く遅延された信号のビツト間における遅延
関係を解消させたりするための遅延回路に必要と
される遅延素子の数も前述のように徒らに多くす
る必要はない。

【図面の簡単な説明】

第１図は本発明デイジタル信号処理回路の実施
の一例の構成を示すブロツク図、第２図ａ〜ｄは
それぞれ第１図に示す回路に用いられる遅延回路
の構成例を示すブロツク図、第３図ａは一般の加
算回路を示すブロツク図、同図ｂ，ｃは１ビツト
毎に単位遅延量ずつ上位ビツト程多く遅延させた
信号を処理する場合必要となる遅延回路を示すブ
ロツク図、第４図はデイジタル信号処理回路の演
算回路を構成する２ビツトの全加算ブロツクを示
すブロツク図、第５図は第４図に示した全加算ブ
ロツクを演算器構成単位とする演算器の一例の構
成を示すブロツク図、第６図ａ〜ｉはそれぞれデ
イジタル信号処理回路の各状態における実質的な
回路の構成を示すブロツク図、第７図ａ及びｂは
本発明デイジタル信号処理回路を複数組合せるこ
とによつて構成したデイジタルフイルターの一例
を示すもので、ａは回路構成を示すブロツク図、
ｂはその等価回路図、第８図乃至第１０図はそれ
ぞれ本発明デイジタル信号処理回路を複数組合せ
ることによつて構成したその他の各別のデイジタ
ル回路例を示すブロツク図である。符号の説明、１……デイジタル信号処理回路、
１２……遅延回路、１７……乗算部、１８……セ
レクタ、１９，２０……被加数信号遅延回路、２
２……加算部、２３……和信号遅延回路、２４…
…和信号遅延回路、２５……セレクタ。

Claims

【特許請求の範囲】１複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数ビツトの信号
であつて複数ビツト毎に単位遅延量ずつ上位ビツ
ト程多く遅延せしめられた被加数信号に加算する
加算部と、を１つの半導体チツプに形成してなる
ことを特徴とするデイジタル信号処理回路。２複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数ビツトの信号
であつて複数ビツト毎に単位遅延量ずつ上位ビツ
ト程多く遅延せしめられた被加数信号に加算する
加算部と、該加算部から出力された和信号の各ビ
ツトの信号に対して単位遅延量の遅延を与える被
加数信号遅延回路と、を１つの半導体チツプに形
成してなることを特徴とするデイジタル信号処理
回路。３複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、複数ビ
ツト毎に単位遅延量ずつ上位ビツト程多く遅延せ
しめられた被加数信号の各ビツトの信号に対して
単位遅延量の遅延を与える被加数信号遅延回路
と、該被加数信号遅延回路から出力された被加数
信号に前記乗算部から出力された積信号を加算す
る加算部と、該加算部から出力された和信号の各
ビツトの信号に対して単位遅延量の遅延を与える
和信号遅延回路と、を１つの半導体チツプに形成
してなることを特徴とするデイジタル信号処理回
路。４複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部から出力された積信号を別の複数ビツトの信号
であつて複数ビツト毎に単位遅延量ずつ上位ビツ
ト程多く遅延せしめられた被加数信号に加算する
加算部と、該加算部から出力され複数ビツト毎に
単位遅延量ずつ上位ビツト程多く遅延せしめられ
ている和信号に対して複数ビツト毎に単位遅延量
ずつ下位ビツト程多い遅延を与えることにより該
和信号の各ビツト間における信号の遅延量の差を
なくす和信号遅延回路と、上記加算部から出力さ
れた上記和信号の各ビツトの信号に対して等しい
遅延量の遅延を与える和信号遅延回路と、上記２
つの和信号遅延回路の出力信号を受けそのうちか
らセレクト信号により指定された一つの出力信号
を送出するセレクタと、を１つの半導体チツプに
形成してなることを特徴とするデイジタル信号処
理回路。５複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部に入力された被乗数信号と乗数信号とのうちの
一方と同じ信号を上位側のビツトとし他方と同じ
信号を下位側のビツトとする信号及び上記乗算部
から出力された積信号を受けそのうちからセレク
ト信号により指定された一つの信号を出力するセ
レクタと、該セレクタの出力信号をそれとは別の
複数ビツトの信号であつて複数ビツト毎に単位遅
延量ずつ上位ビツト程多く遅延せしめられた被加
数信号に加算する加算部と、を１つの半導体チツ
プに形成してなることを特徴とするデイジタル信
号処理回路。６複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、該乗算
部に入力された被乗数信号と乗数信号のうちの一
方と同じ信号を上位側のビツトとし他方と同じ信
号を下位側のビツトとする信号を受けその受けた
信号に対して複数ビツト毎に単位遅延量ずつ上位
ビツト程遅延量が多くなるような遅延を与える遅
延回路と、該遅延回路が受けた信号と同一の信
号、該遅延回路の出力信号及び前記乗算部の出力
である積信号を受けそのうちからセレクト信号に
より指定された一つの信号を出力するセレクタ
と、該セレクタから出力された信号を別の複数ビ
ツトの信号であつて複数ビツト毎に単位遅延量ず
つ上位ビツト程多く遅延せしめられた被加数信号
に加算する加算部と、を１つの半導体チツプに形
成してなることを特徴とするデイジタル信号処理
回路。７複数ビツトの信号どうしを互いに乗算し複数
ビツト毎に単位遅延量ずつ上位ビツト程多く遅延
せしめられた積信号を出力する乗算部と、その乗
算器の入力の被乗数信号と乗数信号の両方に、又
は乗算器の出力信号に適当な遅延を与える可変遅
延回路と、複数ビツトの信号であつて複数ビツト
毎に単位遅延量ずつ上位ビツト程多く遅延せしめ
られた被加数信号の各ビツトの信号に対して単位
遅延量の遅延を与える被加数信号遅延回路と、該
被加数信号遅延回路から出力された被加数信号に
前記乗算部から出力された積信号を加算する加算
部と、該加算部から出力された和信号の各ビツト
の信号に対して単位遅延量の遅延を与える和信号
遅延回路と、を１つの半導体チツプに形成してな
ることを特徴とするデイジタル信号処理回路。８複数ビツトの信号どうしを互いに乗算する乗
算部と、該乗算部の被乗数信号及び乗数信号の入
力側又は積信号の出力側に設けられたところの信
号を複数ビツト毎に単位遅延量ずつ上位ビツト程
多く遅延させる遅延回路と、被加数信号を複数ビ
ツト毎に単位遅延量ずつ上位ビツト程多く遅延さ
せる遅延回路と、被加数信号を複数ビツト毎に単
位遅延量ずつ上位ビツト程多く遅延させる遅延回
路と、上記被加数信号の各ビツトの信号と同じ遅
延量ずつ遅延させる遅延回路と、上記被加数信号
を遅延させる２つの遅延回路の出力信号を受け、
第１のセレクト信号により指定された方の出力信
号を出力する第１のセレクタと、上記乗算部から
の複数ビツト毎に単位遅延量ずつ上位ビツト程多
く遅延した積信号を上記第１のセレクタから出力
された被加数信号に加算する加算部と、上記加算
部から出力された和信号を各ビツト毎に同じ遅延
量ずつ遅延させる遅延回路と、上記加算部から出
力された和信号を複数ビツト毎に単位遅延量ずつ
下位ビツト程多く遅延させる遅延回路と、和信号
を遅延させる上記２つの遅延回路の出力信号を受
け、そのうち第２のセレクト信号により指定され
た方の遅延回路の出力信号を出力する第２のセレ
クタと、を１つの半導体チツプに形成してなるこ
とを特徴とするデイジタル信号処理回路。