JPH0370431B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、画素密度変換によつて画像を所定の
倍率に拡大又は縮小する画素密度変換装置に関
し、更に詳しくは、原画像を変換画像面に投影し
たときに該変換画像面の注目画素の中心点の位置
及び該中心点近傍の原画像の画素濃度とから、前
記注目画素の濃度を求めるようにして画素密度変
換を行う画素密度変換装置に関する。 フアクシミリや編集機能を有すインテリジエン
ト複写機等においては、電気信号を介して画像の
読込みや記録等が行われるが、画像全体又はその
一部を特定の領域に割付ける場合、所定の倍率で
前記画像全体又はその一部を拡大又は縮小する
（即ち変倍操作する）必要が生じる。又、画像伝
送システムにおいては、入出力装置間の走査線密
度の相違から、原画像と伝送後の記録画像の大き
さが異なつてしまう場合があり、これを補正する
のに、画素密度変換が必要とされる。 このような場合に画像を拡大又は縮小する方法
として、従来からSPC法、９分割法等の画素密度
変換法が提案されている。しかし、SPC法では、
縮小画像に「ヌケ」（黒画素の欠落）が目立ち、
９分割法では、拡大画像及び縮小画像共、線が太
くなる等の欠点がある。そこで、いわゆる幾何学
モード変換に属する画素密度変換である投影法が
新たに提案されている。この投影法は変換画像と
原画像の濃度がほぼ等しく、黒画素の増減による
図形の成分の連結や分離等の変化の少ない方法で
あり、前記二つの方法に比して良好な画質を得ら
れることが知られている。 しかし、投影法でも演算処理が多大であり、こ
のため、従来装置は複雑なハードウエア構成を必
要とすると共に演算処理に多くの時間を要してい
た。 本件出願人は、前記投影法の問題点を解決する
ために、昭和56年12月４日付で「画素密度変換に
よる画像の拡大縮小方法」（高速化を実現したと
いう点から、以下、高速投影法と呼ぶ）を特許出
願している。又、この拡大縮小方法を実施する際
に非常に有効な装置として、昭和57年３月５日付
で「画素密度変換装置」を特許出願している。 本発明は、これら特許出願において示された画
素密度変換装置を更に改良し、装置の簡素化を図
つたものである。 本発明は、変換画像中の変換画素の中心点Ro
を取り囲む原画像中の４個の原画素（Ａ，Ｂ，
Ｃ，Ｄ）の中心点（Ao，Bo，Co，Do）によつ
て囲まれた原画素平面が、前記変換画素の値が前
記４個の原画素いずれか１個の画素の値によつて
決められる４つの領域（第１領域群）と、前記４
個の原画素の値すべてから決められる４つの領域
（第２領域群）に分割されており、前記変換画素
の中心点Roが前記８つの領域のどこに位置する
かを判別し、前記変換画素の中心点Roが前記第
１領域群の領域内に位置する場合は、前記変換画
素の値を変換画素の中心点Roに最近接の原画素
の値に変換し、前記変換画素の中心点Roが前記
第２領域群の領域内に位置する場合は、前記変換
画素の値を下記論理演算式 IR＝IH・（IJ＋IK＋IL）＋IJ・IK・IL 但し IR：変換画素の値 IH：変換画素の中心点Roに最近接の原画素の
値 IJ.IK.IL：変換画素の中心点Roの最近接の原画
素を除く３個の原画素各々の値 ここで、IH，IJ，IK，ILは、前記画素Ａ，Ｂ，
Ｃ，Ｄの値IA，IB，IC，IDのいずれかに対応
し、『・』は論理積、『＋』は論理和を示す。 に基づいて変換することを特徴とする画素密度変
換装置において、画素密度変換倍率をｍ／ｎ（但
し、ｍ：変換倍率にかかわらず一定な自然数、
ｎ：所望の変換倍率を与えるための変数である自
然数）に選ぶとともに、前記変換画像面の画素の
中心点がどの分割領域に位置するかを示す周期ｍ
の信号を各倍率に対応して書き込まれた第１の記
憶手段と、所定の正方形領域を選択するための周
期ｍの信号が各倍率に対応して書き込まれた第２
の記憶手段とを備え、前記第１の記憶手段の出力
に基づき変換画素濃度算出用の論理演算式を前記
画素判定部に選択させ、更に、前記第２の記憶手
段の出力に基づき論理演算に必要な原画像の画素
濃度の信号を前記画素判定部に与えるようにした
ことを特徴とするものである。 以下、本発明を図面を用いて詳細に説明する。 本発明装置も、高速投影法の考え方を基本的に
は採用しているもので、まず、横方向及び縦方向
の変換倍率ｐ及びｑを１以上とする拡大（等倍含
む）の場合を例にとつて、高速投影法の説明を行
う。 第１図は原画像の画素（本発明では、原画素と
呼ぶ）Ａ，Ｂ，Ｃ，Ｄ（Ao，Bo，Co，Doはそれ
ぞれ原画素Ａ，Ｂ，Ｃ，Ｄの中心点を示す）と変
換画像の画素（本発明では、変換画素と呼ぶ）Ｒ
（Roは変換画素Ｒの中心点を示す）とを重ねた状
態、即ち投影した状態を示している。高速投影法
では、この第１図において、変換画素の中心点
Roが、原画素の中心点、Ao，Bo，Co，Doを結
んだ正方形領域内のどこに存在するかによつて、
変換画素Ｒの濃度を算出するもので、具体的に
は、該正方形領域を８分割し、その分割領域毎
に、前記変換画素Ｒの濃度を前記原画素Ａ，Ｂ，
Ｃ，Ｄの濃度から算出するための論理演算式を用
意しておき、変換画素Ｒの中心点Roの位置によ
つて所定の論理演算式を選択するものである。 第２図では、前記中心点Ao，Bo，Co，Doを
結んだ正方形領域を８分割した場合の一例を、
ｘ，ｙ座標上に示している（ここでは、中心点
Ao，Bo，Co，Doがｘ，ｙ座標上それぞれ第二
象限，第三象限，第四象限，第一象限に存在する
ように座標を定めている）。この８分割した乃
至の分割領域の境界の内、Ｘ＝Ｏ及びｙ＝Ｏの
直線境界を除いた境界、即ち分割領域と，
と，と，とを区切境界は、それぞれ下
記の(イ)，(ロ)，(ハ)，(ニ)の式で示す曲線で決められ
て
いる。 （１／２−px）（１／２＋qy）＝１／２…(イ) （１／２−px）（１／２−qy）＝１／２…(ロ) （１／２＋px）（１／２−qy）＝１／２…(ハ) （１／２＋px）（１／２＋qy）＝１／２…(ニ) 又、前記高速投影法によれば、変換画素Ｒの中
心点Ｒが、例えば分割領域に位置した場合変換
画素Ｒの濃度IRは IR＝IA・（IB＋IC＋ID）＋IB・IC・ID という論理演算式で与えられる。但し、IA，IB，
IC，IDは、それぞれ原画素Ａ，Ｂ，Ｃ，Ｄの濃
度を示すもので、黒画素の場合１、その他の場合
０である。又、・は論理積を、＋は論理和を意味し
ている。 ８つの分割領域のそれぞれについての論理演算
式をまとめて示したのが次の第１表である。

【表】

【表】 即ち、高速投影法においては、第１表に掲げた
論理演算式若しくは他の論理演算式を予め記憶手
段に書き込んでおき、変換画素Ｒの中心点Roが
どこに位置するかによつて所定の論理演算式を選
択し、変換画素の濃度IRを得ている。 本発明装置においては、変換画素の濃度判定を
上述のように行うだけでなく、変換倍率を前述の
如くｍ／ｎに選んで、回路構成の簡素化を図つて
いる。 一例を述べれば、変換倍率ｍ／ｎの内、ｍ＝16
とし、ｎ＝８〜23としている。このようにすれ
ば、変換画素と原画素の位置関係（これにより、
原画素Ａ，Ｂ，Ｃ，Ｄとして原画像面のどの位置
にある原画素を用いるか、又、変換画素Ｒの中心
点Roが正方形領域内のどの分割領域にあるかが
わかる）が周期ｍ＝16で変化するため、この位置
関係を容易に知ることができる。以下、この事情
を縮小と拡大の場合に分けて説明する。 （） 縮小時（ｍ＝16，ｎ≧17） 例えば倍率を16/20にとつた場合は、第３図に
示すような変換画素（破線）の中心点（×印）と
原画素（実線）の中心点（〇印）とのずれが生じ
ていく。従つて、この例の場合、変換画素濃度を
求めるのに使用する４つの原画素は、変換画素濃
度の算出毎に、横方向（ｘ方向即ち主走査方向）
に次の規則に従つてシフトした位置のものを使用
することになる（周期が16より小さい４となつて
いるが、これは16/20が4/5と約分できるためであ
り、原則的には、周期16と考えることができる）。 0001000100010001 …(1) ここで、０は１つ右にシフトした位置の４つの
原画素を用いることを意味し、１は右に２つシフ
トした位置の４つの原画素を用いることを意味す
る。従つて、この場合、１回目（処理開始時）の
変換画素濃度の算出は、最初の４つの原画素を用
い、２回目から４回目までの変換画素濃度の算出
は、１つずつ右にシフトしていつた位置での原画
素（４個）を用い、５回目の変換画素濃度の算出
は、４回目より更に２つ右にシフトした位置での
原画素（４個）を用い、以下２回目から５回目ま
での動作が繰り返されることになる。 同様に縦方向（ｙ方向即ち副走査方向）の規則
を挙げれば次のようになる。 0001000100010001 …(2) 縮小時であれば、変換倍率に関係なく各桁の
０，１に相応するシフト量は同一である。 但し、０，１の並び方は変換倍率によつて異な
る。等倍の場合のシフト量も縮小時の場合と同一
である（この場合は全桁が０になる）。 一方、この縮小時の分割領域〜を第４図の
如く形成すれば、変換画素の中心点は、第５図に
示す如き周期性を持ちながら分割領域に位置して
いく。 （） 拡大時（ｍ＝16，ｎ≦15） 第６図は、16/12の拡大時における変換画素
（破線）の中心点（Ｘ印）と原画素（実線）の中
心点（〇点）との位置関係を示すもので、使用す
る４つの原画素の選択は、次の規則の通りであ
る。 横方向 0010001000100010 …(3) 縦方向 0010001000100010 …(4) 但し、縮小時と異なり、各桁の１は直前に使用
した４つの原画素を用いることを意味し、０は右
に１つシフトした位置の原画素を用いることを意
味する。 又、この場合の分割領域〜を第７図の如く
形成すれば、変換画素の中心点は、第８図に示す
如き周期性を持ちながら各分割領域に位置してい
く。 本発明装置では、(1)〜(4)や第５図及び第８図に
示した情報（全倍率についての情報）をROM
（リード・オンリー・メモリ）等に書き込んでお
き、適宜出力できるようにしてあるので、変換画
素と原画素との位置関係を、変換画素濃度を求め
る都度算出する必要はない。このため、位置関係
の算出のための演算回路が不要になるし、処理ス
ピードも速くなる。ちなみに、ROM等にこれら
の情報を書き込む場合に必要なビツド数は、ｍ＝
16の上記例の場合、縦横方向の１組の変換倍率に
対して、 16＋16＋３×16²となる。但し、第１項目の16
は(1)或いは(3)の如きデータを書き込むためのビツ
ト数、第２項目の16は(2)或いは(4)の如きデータを
書き込むためのビツト数、第３項目は第５図や第
８図の分割領域のマトリツクスのデータを書き込
むためのビツト数（３倍しているのは、〜を
表現するのに３ビツト必要だから）である。従つ
て、16通りの倍率を横方向と縦方向に独立して設
定可能に構成すると、ビツト数は、 16²＋16²＋３×16⁴ となる。 次に、本発明の具体的実施例について、第９図
を用いて説明する。 ここでは、原画像が横方向Ｗ個、縦方向Ｌ個の
画素行列で構成されているとし、変換倍率を、主
走査方向をｐ、副走査方向をｑとし、変換後の画
像がWout×Loutの画素行列で与えられるとす
る。尚、この場合、Wout，Loutは次のようにな
る。 （） 縮小時 Wout＝［pW］，Lout＝［qL］ （） 拡大時 Wout＝［pW−１−Δ］， Lout＝［qL−１−Δ］ 但し、記号［ ］は小数部分の切捨てを意味
し、Δは非常に小さい数をさす。 第９図において、入力バツフア部３１内には記
憶部３１１が設けられており、この記憶部３１１
は、三つのRAM（ランダム・アクセス・メモリ）
３１１Ａ，３１１Ｂ，３１１Ｃから構成されてい
る。更に、入力バツフア部３１内には、これら
RAMへの原画像信号（入力データ）書込み時の
アドレスを設定する入力カウンタ３１２、上記
RAMからの読出し時のアドレスを設定する読出
しカウンタ３１３、全行データが入力されたこと
を知るための入力行カウンタ３１４、指定された
RAMに入力カウンタ３１２又は読出カウンタ３
１３から出力されたアドレス信号を供給するアド
レスマルチプレクサ３１６、入力バツフア部３１
の最終段を構成し指定されたRAMから読み出さ
れた信号を次段に出力するデータマルチプレクサ
３１５が設けられている。尚、上記入力カウンタ
３１２及び読出しカウンタ３１３はスタート時に
Ｗにセツトされ、入力行カウンタ３１４はＬにセ
ツトされる。３２は入力バツフア部３１の出力を
フリツプフロツプＦ／Ｆ１〜Ｆ／Ｆ４を介して受
ける画素判定部、３３は各種のタイミング制御を
行うタイミング生成回路である。このタイミング
生成回路３３には、前述のWoutが初期設定され
る出力カウンタ３３１と、Loutが初期設定され
る出力行カウンタ３３２が接続されている。 ３４は原画素位置出力部、３５は領域出力部で
ある。この原画素位置出力部３４は、変換画素濃
度の算出に必要な４つの原画素の位置を示す信号
を出力するものであり、主走査方向の位置を示す
情報（例えば前述の(1)のデータ）が主走査方向の
変換倍率の種類に応じた数だけ変換倍率に対応し
て書き込まれたROM３４１と、副走査方向の位
置を示す情報（例えば前述の(2)のデータ）が副走
査方向の変換倍率の種類に応じた数だけ変換倍率
に対応して書き込まれたROM３４２と、これら
ROM３４１，３４２の出力が入力されるシフト
レジスタ３４３，３４４とから構成される。尚、
本実施例では、倍率ｍ／ｎは、ｍ＝16，ｎ＝８〜
23となつており、変換倍率の種類が16通りである
ため、主走査方向、副走査方向の各変換倍率を与
える信号は４ビツトで構成されている。そして、
それぞれの信号が、ROM３４１，３４２のアド
レス入力となつており、又、ROM３４１，３４
２の16ビツトの出力が、シフトレジスタ３４３，
３４４で並列・直列変換され、更にローテートさ
れながら、タイミング生成回路３３に、１ビツト
ずつ入力されるようになつている。領域出力部３
５は、前述の〜のいずれの領域にあるかを示
す信号を出力するものであり、３ビツトにて出力
する。この実施例では、各ビツト毎に、ROM及
びシフトレジスタが設けられている。即ち、
ROM３５１〜３５３及びシフトレジスタ３５４
〜３５６とから構成される。３つのROM３５１
〜３５３には、前述の第５図や第８図等で示され
るマトリツクス（前述の如く、このマトリツクス
の各要素は分割領域〜を表現するため、その
構成は３ビツトとなつている）を、各要素が１ビ
ツトで表現された３つのマトリツクス、即ち、最
上位ビツトで構成したマトリツクス、中間ビツト
で構成したマトリツクス、最下位ビツトで構成し
たマトリツクスに分解したものが、それぞれに２
つの変換倍率の種類の積に応じた数だけ書き込ま
れている。使用されるマトリツクスは、主走査方
向及び副走査方向の変換倍率が与えられて初めて
特定されるため、主走査方向及び副走査方向の変
換倍率の信号Ｐ，Ｑは、RAM３５１〜３５３へ
のアドレス入力の一部を構成している。更に、マ
トリツクスの何行目を使用するかを特定するため
に、改行クロツクCK３を計数する16進カウンタ
３６の出力も、アドレス入力の一部として与えら
れている。このために、ROM３５１〜３５３の
アドレス入力端子は、12ビツトで構成されてい
る。シフトレジスタ３５４〜３５６は、ROM３
５１〜３５３の出力を並列・直列変換し、更にロ
ーテートし、３ビツトの分割領域信号として画素
判定部３２に出力する。尚、シフトレジスタ３４
３，３５４〜３５６は、改行クロツク信号CK３
でロードされ、且つ、シフトクロツク信号CK２
でシフトされるようにタイミング生成回路３３と
接続され、シフトレジスタ３４４は、スタートク
ロツク信号CK４でロードされ、且つ、改行クロ
ツク信号CK３でシフトされるように接続されて
いる。更に、カウンタ３６は、スタートクロツク
信号CK４でリセツトされるように接続されてい
る。 又、上記実施例の場合、変換倍率は４ビツトの
信号Ｐ，Ｑで示される（16/8倍が1111に相当し1
６／２３が0000に相当する。）ため、MSBに“１”が
立つたとき拡大となり、他の場合は縮小（等倍も
含む）となる。そこで、タイミング生成回路３３
は、拡大、縮小の判断を、このMSBを示す信号
PA₃，QA₃を入力することによつて行つている。 尚、タイミング生成回路３３からデータマルチ
プレクサ３１５及びアドレスマルチプレクサ３１
６へのセレクト信号（S₁，S₀）によつて、RAM
３１１Ａ，３１１Ｂ及び３１１Ｃがとる状態は、
第２表の通りである。

【表】 （S₁，S₀）が（１，１）の時は禁止されてい
る。 又、RAM３１１Ａ，３１１Ｂ及び３１１Ｃの
出力DA，DB及びDCとデータマルチプレクサ３
１５の出力D₁及びD₂との関係は第３表の如くで
ある。

【表】 以上のように構成された本発明の実施例の動作
を次に説明する。 まず、タイミング生成回路３３は、アドレスマ
ルチプレクサ３１５へのセレクト信号（S₁，S₀）
を、（Ｏ，Ｏ）に設定し、外部装置に原画像信号
を出力してもよい旨を示すレデイ信号（ロウアク
テイブ）を“０”（Low）とし、入力イネーブル
信号を“１”にする。 従つて、この初期状態においては、RAM３１
１Ａにデータを書き込む状態になつており、画素
データは、１画素ずつ、入力ストローブ信号に同
期して各RAMに与えられ、書込みストローブ信
号によつてRAM３１１Ａに順次書き込まれる。
尚、１画素の書込み毎に、タイミング生成回路３
３は、クロツク信号WCLKを入力カウンタ３１
２に与え、１ずつダウンカウントさせていくの
で、１ライン分（Ｗ画素）の情報は、RAM３１
１ＡのＷ番地から１番地に記憶される。１ライン
分が入力され計数値が０となつた時の入力カウン
タ３１２の出力は、１ライン入力終了信号とし
て、タイミング生成回路３３に検知される。これ
によつて、タイミング生成回路３３は、レデイ信
号を“１”にし、入力カウンタ３１２の計数値を
Ｗにプリセツトすると共に、入力行カウンタ３１
４から１を減ずる。これと同時に（S₁，S₀）を
（０，１）とする。従つて、入力カウンタ３１２
の出力及びタイミング生成回路３３の書込みスト
ローブ信号が今度はRAM３１１Ｂに与えられる
ことになる。 この切換後、タイミング生成回路３３はレデイ
信号を“０”にして、２行目のＷ画素の入力を可
能にし、１行目の画素データと同様なタイミング
で２行目の画素データをRAM３１１Ｂに書き込
む。 ２行目の画素データの書込みが終了すると、タ
イミング生成回路３３は、（S₁，S₀）を（１，０）
とし、入力カウンタ３１２の出力及び書込みスト
ローブ信号をRAM３１１Ｃに入力する状態に移
す（但し、レデイ信号はこの時点では“１”であ
る）。又、これと同時に、スタートクロツクCK
４，改行クロツクCK３により、ROM３４１，
ROM３４２及びROMR３５１〜３５３の出力
（倍率信号Ｐ，Ｑがアドレス入力となつているた
め、設定倍率に相応したものとなつている）を、
シフトレジスタ３４３，３４４及び３５４〜３５
６に書き込む。この後、レデイ信号が“０”にな
り、３行目の画素データのRAM３３１Ｃへの書
込みが開始すると共にRAM３１１Ａ及びRAM
３１１Ｂに記憶されている１行目及び２行目のデ
ータを用いた画素密度変換処理が開始される。 まず（S₁，S₀）が（１，０）のとき、読出しカ
ウンタ３１３の出力はRAM３１１Ａ及びRAM
３１１Ｂに与えられており、両出力端DOから
は、出力信号DA，DBとして、１行目，２行目
の第１列目の画素データが出力されている。この
DA，DB信号はデータマルチプレクサ３１５か
らそれぞれD₁，D₂信号として出力される。そこ
で、タイミング生成回路３３は、シフトクロツク
信号CK１によつて前記信号D₁，D₂をフリツプフ
ロツプＦ／Ｆ１，Ｆ／Ｆ２にラツチすると共に、
クロツク信号RCLKを出力して読出しカウンタ３
１３の計数値から１を減じ、２列目の画素データ
をRAM３１１Ａ及びRAM３１１Ｂから出力さ
せる。 この後、更にシフトクロツクをフリツプフロツ
プＦ／Ｆ１〜Ｆ／Ｆ４に出力して１列目の画素デ
ータをフリツプフロツプＦ／Ｆ３，Ｆ／Ｆ４に転
送しラツチさせると共に、フリツプフロツプＦ／
Ｆ１，Ｆ／Ｆ２に２列目の画素データをラツチさ
せる。これで最初の４点の画素データがフリツプ
フロツプＦ／Ｆ１〜Ｆ／Ｆ４に揃つたわけで、こ
の画素データが画素判定部３２へ入力されること
となる。 画素判定回路３２は、シフトレジスタ３５４〜
３５６の出力から、分割領域〜のどの領域に
変換画素の中心点があるかを知り、第１表の該当
する演算の結果を、変換画素値として出力する。
以上で、第１番目の変換画素の処理が終了する。 第２番目の変換画素の処理は、横方向倍率を示
す信号ＰのMSBである信号PA₃（拡大・縮小を示
す）とシフトレジスタ３４３の出力IWの値によ
つて異なる。即ち、次の（）〜（）のいずれ
かの動作をタイミング生成回路３３がとる。 （） （PA₃，IW）＝（０，０）のときクロツ
ク信号RCLK及びシフトクロツク信号CK１を
用いてフリツプフロツプＦ／Ｆ１〜Ｆ／Ｆ４の
画素データを１ビツトシフトする。 （） （PA₃，IW）＝（０，１）のときクロツ
ク信号RCLK及びシフトクロツク信号CK１を
用いてフリツプフロツプＦ／Ｆ１〜Ｆ／Ｆ４の
画素データを２ビツトシフトする。 （） （PA₃，IW）＝（１，１）のときクロツ
ク信号RCLK及びシフトクロツク信号CK１を
出力せず、従つて、フリツプフロツプＦ／Ｆ１
〜Ｆ／Ｆ４の画素データはそのままにする。 （） （PA₃，IW）＝（１，０）のときクロツ
ク信号RCLK及びシフトクロツク信号CK１を
用いてフリツプフロツプＦ／Ｆ１〜Ｆ／Ｆ４の
画素データを１ビツトシフトする。 タイミング生成回路３３は、上記（）〜
（）の実行後、シフトクロツクCK２により、シ
フトレジスタ３４３，３４４，３５４〜３５６を
１ビツトシフトさせる。画素判定部３２は、新た
な画素データを用いて、シフトレジスタ３５４〜
３５６の出力信号に従つた演算を行い、第２番目
の変換画素値を出力する。 以下同様な動作を繰り返すことにより次々と新
たな変換画素値（１行目）を求めることができ
る。ところで、変換画素値を出力する毎に、出力
カウンタ３３１はダウンカウントしていく。従つ
て、出力カウンタ３３１が０となつたとき、
Wout画素（１ライン分）だけ出力したことにな
る。次に、タイミング生成回路３３は、入力カウ
ンタ３１２の出力が０（１ライン入力終了）にな
り、出力カウンタ３３１の出力が０（１ライン出
力終了）になると、出力行カウンタ３３２を１減
少させる。次の処理は、縦方向倍率を示す信号Ｑ
のMSBであるQA₃（拡大・縮小を示す）とシフト
レジスタ３４４の出力ILの値によつて異なる。 （） （QA₃，IL）＝（０，０）のとき（S₁，
S₀）を（０，０）にして、RAM３１１Ｂ，
RAM３１１Ｃ内の２行目，３行目の画素デー
タを読み出せるようにしておいて、レデイ信号
を“０”にし、４行目の画素データをRAM３
１１Ａに入力できるようにする。 （） （QA₃，IL）＝（０，１）のとき（S₁，
S₀）を（０，０）にして、４行目の画素データ
をRAM３１１Ａに入力し、更に、（S₁，S₀）
を（０，１）にして、５行目の画素データを
RAM３１１Ｂに入力できるようにすると共
に、RAM３１１Ｃ，RAM３１１Ａ内の３行
目，４行目の画素データを読み出せるようにし
ておく。 （） （QA₃，IL）＝（１，１）のとき（S₁，
S₀）をそのままにし、レデイ信号も“１”のま
まRAM３１１Ａ，RAM３１１Ｂ内の１行目，
２行目の画素データを読み出せるようにする。 （） （QA₃，IL）＝（１，０）のとき（）
と同じ処理を行う。 上記（）〜（）の実行後、改行クロツク信
号CK３により、ROM３４１，３５１〜３５３
の出力を、シフトレジスタ３４３，３５４〜３５
６に書き込み、シフトレジスタ３４４を１ビツト
シフトさせる。そして、２行目の変換画素値を求
めていく。 以下同様な動作で画素密度変換を行つていくう
ちに、入力行カウンタ３１４が０となる。この時
は、もはや入力すべき画素データは無いのである
が、変換画素値出力が終了するまでは入力イネー
ブル信号を“０”にし、あたかも０が入力されて
いるかのようにRAM３１１Ａ〜３１１Ｃに０を
書込みを続ける（但し、レデイ信号は“１”のま
ま）。そして、出力行カウンタ３３２が０となる
と、その旨の信号（出力終了信号）がタイミング
生成回路３３に入力されるので、タイミング生成
回路３３は、すべての処理を終了する。 尚、本発明は上記実施例に限られるものではな
い。例えば、正方形領域を(イ)〜(ニ)式を用いて８分
割したものを示したが、４分割であつてもよい。
又、８分割であつても、論理演算式として第１表
と異なるものを採用してもよい。要は、画素判定
部３２を、所望の論理演算をするようなロジツク
回路で構成すればよい。又、タイミング生成回路
３３としては、マイクロプロセツサを用いること
が好ましい。更に、変換倍率を示す信号Ｐ，Ｑか
ら信号PA₃，QA₃を取り出してタイミング生成回
路３３に与えたが、MSBにて拡大・縮小を判断
できないように構成される場合には、拡大・縮小
を示す信号を別途得て、これをタイミング生成回
路３３に与えるようにすればよい。又、記憶部３
１を３つのRAMで構成したが、２つのRAMで
構成することもできる。 以上説明したように、本発明は、変換倍率を
ｍ／ｎ（ｍ，ｎ；整数）とし、且つｍを一定とし
たものである。従つて、一定（ｍ）周期でもつ
て、変換画素と原画素の位置関係が変化するた
め、原画素位置出力部や領域出力部等の構成を極
めて簡単化できる。

【図面の簡単な説明】

第１図は４つの原画素と変換画素を重ねた状態
を示す説明図、第２図は正方形領域の分割を示す
説明図、第３図及び第６図は原画素中心点と変換
画素の中心点とのずれの説明図、第４図及び第７
図は領域分割の一例を示す説明図、第５図及び第
８図は領域データの一例を示す説明図、第９図は
本発明の一実施例を示す構成図である。 ３１…入力バツフア部、３１１…記憶部、３１
１Ａ，３１１Ｂ，３１１Ｃ…RAM、３１２…入
力カウンタ、３１３…読出しカウンタ、３１４…
入力行カウンタ、３１５…データマルチプレク
サ、３１６…アドレスマルチプレクサ、３２…画
素判定部、３３…タイミング生成回路、３４…原
画素位置出力部、３４１，３４２，３５１〜３５
３…ROM、３５…領域出力部、３６…カウン
タ。

Claims (1)

1. 【特許請求の範囲】 １ 変換画像中の変換画素の中心点Roを取り囲
   む原画像中の４個の原画素（Ａ，Ｂ，Ｃ，Ｄ）の
   中心点（Ao，Bo，Co，Do）によつて囲まれた
   原画素平面が、前記変換画素の値が前記４個の原
   画素いずれか１個の画素の値によつて決められる
   ４つの領域（第１領域群）と、前記４個の原画素
   の値すべてから決められる４つの領域（第２領域
   群）に分割されており、前記変換画素の中心点
   Roが前記８つの領域のどこに位置するかを判別
   し、前記変換画素の中心点Roが前記第１領域群
   の領域内に位置する場合は、前記変換画素の値を
   変換画素の中心点Roに最近接の原画素の値に変
   換し、前記変換画素の中心点Roが前記第２領域
   群の領域内に位置する場合は、前記変換画素の値
   を下記論理演算式 IR＝IH・（IJ＋IK＋IL）＋IJ・IK・IL 但し IR：変換画素の値 IH：変換画素の中心点Roに最近接の原画素の
   値 IJ.IK.IL：変換画素の中心点Roの最近接の原画
   素を除く３個の原画素各々の値 ここで、IH，IJ，IK，ILは、前記画素Ａ，Ｂ，
   Ｃ，Ｄの値IA，IB，IC，IDのいずれかに対応
   し、『・』は論理積、『＋』は論理和を示す。 に基づいて変換することを特徴とする画素密度変
   換装置において、 画素密度変換倍率をｍ／ｎ（但し、ｍ：変換倍
   率にかかわらず一定な自然数、ｎ：所望の変換倍
   率を与えるための変数である自然数）に選ぶとと
   もに、前記変換画像面の画素の中心点がどの分割
   領域に位置するかを示す周期ｍの信号を各倍率に
   対応して書き込まれた第１の記憶手段と、所定の
   正方形領域を選択するための周期ｍの信号が各倍
   率に対応して書き込まれた第２の記憶手段とを備
   え、前記第１の記憶手段の出力に基づき変換画素
   濃度算出用の論理演算式を前記画素判定部に選択
   させ、更に、前記第２の記憶手段の出力に基づき
   論理演算に必要な原画像の画素濃度の信号を前記
   画素判定部に与えるようにしたことを特徴とする
   画素密度変換装置。