JPH0370815B2 - - Google Patents
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- Publication number
- JPH0370815B2 JPH0370815B2 JP57211090A JP21109082A JPH0370815B2 JP H0370815 B2 JPH0370815 B2 JP H0370815B2 JP 57211090 A JP57211090 A JP 57211090A JP 21109082 A JP21109082 A JP 21109082A JP H0370815 B2 JPH0370815 B2 JP H0370815B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- cassette
- contents
- storage means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
発明の分野
この発明は、記憶内容破壊検出装置に関し、特
にたとえば中央処理装置を含む本体装置に対して
装着される小形の外部記憶装置の記憶内容が破壊
されているか否かを検出するための装置に関す
る。
にたとえば中央処理装置を含む本体装置に対して
装着される小形の外部記憶装置の記憶内容が破壊
されているか否かを検出するための装置に関す
る。
従来技術の説明
従来、マイクロコンピユータのようなデータ処
理装置の外部記憶装置としては、フロツピーデイ
スク装置などがよく用いられていた。しかし、こ
のフロツピーデイスク装置は、大形でありかつ高
価であるという欠点があつた。このような欠点を
解消するために、CMOS−RAMをカセツト内に
収納したような記憶手段（以下メモリカセツトと
称す）が提案されている。このメモリカセツト
は、データ処理装置本体に対し着脱自在であり、
その内部には半導体メモリとその半導体メモリの
記憶内容をバツクアツプする電池とが内蔵されて
いる。
理装置の外部記憶装置としては、フロツピーデイ
スク装置などがよく用いられていた。しかし、こ
のフロツピーデイスク装置は、大形でありかつ高
価であるという欠点があつた。このような欠点を
解消するために、CMOS−RAMをカセツト内に
収納したような記憶手段（以下メモリカセツトと
称す）が提案されている。このメモリカセツト
は、データ処理装置本体に対し着脱自在であり、
その内部には半導体メモリとその半導体メモリの
記憶内容をバツクアツプする電池とが内蔵されて
いる。
ところで、上述のようなメモリカセツトは、内
蔵されている電池が消耗すると、メモリの内容が
破壊される場合があつた。また、取扱いの不注意
等により、メモリの記憶内容やメモリ自身が破壊
されることがあつた。しかしながら、メモリの記
憶内容ないしメモリ自身が破壊されているか否か
は容易に知ることができなかつた。そのため、メ
モリの記憶内容あるいはメモリ自身が破壊されて
いることを知らずに、メモリカセツトをデータ処
理装置に装着するおそれがあつた。この場合、デ
ータ処理装置に誤動作が生じる。
蔵されている電池が消耗すると、メモリの内容が
破壊される場合があつた。また、取扱いの不注意
等により、メモリの記憶内容やメモリ自身が破壊
されることがあつた。しかしながら、メモリの記
憶内容ないしメモリ自身が破壊されているか否か
は容易に知ることができなかつた。そのため、メ
モリの記憶内容あるいはメモリ自身が破壊されて
いることを知らずに、メモリカセツトをデータ処
理装置に装着するおそれがあつた。この場合、デ
ータ処理装置に誤動作が生じる。
発明の目的
この発明は、メモリカセツトの記憶内容が破壊
されていることを容易に検出でき、本体装置の誤
動作を防止できるような記憶内容破壊検出装置を
提供することを目的とする。
されていることを容易に検出でき、本体装置の誤
動作を防止できるような記憶内容破壊検出装置を
提供することを目的とする。
発明の要約
この発明は、要約すれば、記憶手段が本体装置
に装着されたことを検出すると、記憶手段の記憶
内容が破壊されているか否かをチエツクし、破壊
されているときは外部へ報知するようにしたもの
である。
に装着されたことを検出すると、記憶手段の記憶
内容が破壊されているか否かをチエツクし、破壊
されているときは外部へ報知するようにしたもの
である。
実施例の説明
第１図はこの発明の一実施例の外観斜視図であ
る。データ処理装置のたとえば操作盤上には、メ
モリカセツト５が装着される受部１が形成され
る。この受部１には、蓋２が開閉自在に取付けら
れる。また、この蓋２の開閉状態を検知するマイ
クロスイツチ４が設けられる。すなわち、蓋２を
閉じるとスイツチ４がオンされる。受部１の側面
には、コネクタジヤツク３が設けられ、メモリカ
セツト５より外部へ露出するプラグ６が挿入結合
される。
る。データ処理装置のたとえば操作盤上には、メ
モリカセツト５が装着される受部１が形成され
る。この受部１には、蓋２が開閉自在に取付けら
れる。また、この蓋２の開閉状態を検知するマイ
クロスイツチ４が設けられる。すなわち、蓋２を
閉じるとスイツチ４がオンされる。受部１の側面
には、コネクタジヤツク３が設けられ、メモリカ
セツト５より外部へ露出するプラグ６が挿入結合
される。
一方、メモリカセツト５のプラグ６には、カセツ
ト内に収納されるCMOS−RAMのアドレス線、
データ線、電源ラインおよびメモリカセツト５の
有無を検知するために用いられる端子（電源と結
線されている）が導出している。
ト内に収納されるCMOS−RAMのアドレス線、
データ線、電源ラインおよびメモリカセツト５の
有無を検知するために用いられる端子（電源と結
線されている）が導出している。
メモリカセツト５をデータ処理装置の外部記憶
装置として用いる場合、操作者は目的のメモリカ
セツト５を受部１に入れ、プラグ６をコネクタジ
ヤツク３に挿入結合し、蓋２を閉じる。
装置として用いる場合、操作者は目的のメモリカ
セツト５を受部１に入れ、プラグ６をコネクタジ
ヤツク３に挿入結合し、蓋２を閉じる。
第２図はこの発明の一実施例のブロツク図であ
る。CPU１０、ROM１１、RAM１２および
Ｉ／Ｏポート１３はそれぞれデータバス２０およ
びアドレスバス２１で接続されている。ROM１
１には、データ処理装置の本来の処理プログラム
の他に、メモリカセツト５のデータチエツクプロ
グラム（チエツクサム）が記憶されている。
RAM１２には、データ処理装置の各種バツフア
の他に、レジスタＡが設けられている。このレジ
スタＡには、メモリカセツト５のデータチエツク
結果が記憶されている。Ｉ／Ｏポート１３には、
ランプあるいはブザー等を含む報知回路１５が接
続される。また、Ｉ／Ｏポート１３には、フリツ
プフロツプ（Ｆ／Ｆ）１４が接続される。すなわ
ち、Ｉ／Ｏポート１３からフリツプフロツプ１４
のリセツト入力端子へリセツト入力信号が与えら
れ、フリツプフロツプ１４からＩ／Ｏポート１３
へＱ出力（セツト出力）が与えられる。なお、こ
のフリツプフロツプ１４のセツト入力端子には、
前述のマイクロスイツチ４が接続され、フリツプ
フロツプ１４はこのスイツチ４のオン時の立下が
り信号によつてセツトされる。さらに、Ｉ／Ｏポ
ート１３には、メモリカセツト５からのカセツト
装着信号が与えられる。一方、メモリカセツト５
のコネクタジヤツク３には、前述のデータバス２
０、アドレスバス２１および電源１６が接続され
る。
る。CPU１０、ROM１１、RAM１２および
Ｉ／Ｏポート１３はそれぞれデータバス２０およ
びアドレスバス２１で接続されている。ROM１
１には、データ処理装置の本来の処理プログラム
の他に、メモリカセツト５のデータチエツクプロ
グラム（チエツクサム）が記憶されている。
RAM１２には、データ処理装置の各種バツフア
の他に、レジスタＡが設けられている。このレジ
スタＡには、メモリカセツト５のデータチエツク
結果が記憶されている。Ｉ／Ｏポート１３には、
ランプあるいはブザー等を含む報知回路１５が接
続される。また、Ｉ／Ｏポート１３には、フリツ
プフロツプ（Ｆ／Ｆ）１４が接続される。すなわ
ち、Ｉ／Ｏポート１３からフリツプフロツプ１４
のリセツト入力端子へリセツト入力信号が与えら
れ、フリツプフロツプ１４からＩ／Ｏポート１３
へＱ出力（セツト出力）が与えられる。なお、こ
のフリツプフロツプ１４のセツト入力端子には、
前述のマイクロスイツチ４が接続され、フリツプ
フロツプ１４はこのスイツチ４のオン時の立下が
り信号によつてセツトされる。さらに、Ｉ／Ｏポ
ート１３には、メモリカセツト５からのカセツト
装着信号が与えられる。一方、メモリカセツト５
のコネクタジヤツク３には、前述のデータバス２
０、アドレスバス２１および電源１６が接続され
る。
第３図は第２図に示すROM１１に記憶された
メモリカセツト５のデータチエツクプログラムを
示すフローチヤートである。以下、この第３図を
参照して、この発明の一実施例の動作について説
明する。
メモリカセツト５のデータチエツクプログラムを
示すフローチヤートである。以下、この第３図を
参照して、この発明の一実施例の動作について説
明する。
第３図に示す動作プログラムは、割込動作とし
て処理される。すなわち、操作者が新たなメモリ
カセツト５を受部１に装着し、蓋２を閉じると、
フリツプフロツプ１４がセツトされる。このフリ
ツプフロツプ１４からのセツト出力すなわちＱ出
力はＩ／Ｏポート１３を介してCPU１０に供給
され、第３図の処理が開始する。
て処理される。すなわち、操作者が新たなメモリ
カセツト５を受部１に装着し、蓋２を閉じると、
フリツプフロツプ１４がセツトされる。このフリ
ツプフロツプ１４からのセツト出力すなわちＱ出
力はＩ／Ｏポート１３を介してCPU１０に供給
され、第３図の処理が開始する。
まず、ステツプ（図示ではＳと略す）１におい
て、メモリカセツト５が実際に装着されているか
否かが判断される。この判断は、メモリカセツト
５から供給されるカセツト装着信号をＩ／Ｏポー
ト１３を介して検知することによつて行なわれ
る。もし、メモリカセツト５が装着されていなけ
れば、メモリ内容のチエツクは行なえないため、
ステツプ２に進みフリツプフロツプ１４がリセツ
トされた後割込処理が終了する。一方、メモリカ
セツト５が装着されていれば、ステツプ３に進み
フリツプフロツプ１４がリセツトされる。そし
て、ステツプ４において、メモリカセツト５に記
憶されたデータが順次無条件に読出され、ステツ
プ５においてチエツクサム処理が行なわれる。こ
のチエツクサム処理は、周知のように、たとえば
データ中の「１」なるビツトの総数を演算により
求めるものである。チエツクサム処理の結果のデ
ータ（チエツクデータ）は、ステツプ６において
RAM１２のレジスタＡに転送され記憶される。
続いて、ステツプ７では、メモリカセツト５に予
め記憶されているチエツクデータが読出される。
このチエツクデータは、メモリカセツト５にデー
タを書込む際予め行なわれるチエツクサム処理の
結果のデータであり、メモリカセツト５の固定エ
リアに記憶されている。次に、ステツプ８では、
レジスタＡに記憶されているチエツクデータとメ
モリカセツト５から読出されたチエツクデータと
が一致するか否かが判断される。もし、チエツク
データが一致しなければ、メモリカセツト５のデ
ータが破壊されたことを示している。したがつ
て、ステツプ９において、操作者にメモリカセツ
ト５のデータは無効である旨の報知を報知装置１
５によつて行なう。一方、チエツクデータが一致
しておれば、メモリカセツト５のデータが有効で
あるため、CPU１０は他の処理へと移行する。
て、メモリカセツト５が実際に装着されているか
否かが判断される。この判断は、メモリカセツト
５から供給されるカセツト装着信号をＩ／Ｏポー
ト１３を介して検知することによつて行なわれ
る。もし、メモリカセツト５が装着されていなけ
れば、メモリ内容のチエツクは行なえないため、
ステツプ２に進みフリツプフロツプ１４がリセツ
トされた後割込処理が終了する。一方、メモリカ
セツト５が装着されていれば、ステツプ３に進み
フリツプフロツプ１４がリセツトされる。そし
て、ステツプ４において、メモリカセツト５に記
憶されたデータが順次無条件に読出され、ステツ
プ５においてチエツクサム処理が行なわれる。こ
のチエツクサム処理は、周知のように、たとえば
データ中の「１」なるビツトの総数を演算により
求めるものである。チエツクサム処理の結果のデ
ータ（チエツクデータ）は、ステツプ６において
RAM１２のレジスタＡに転送され記憶される。
続いて、ステツプ７では、メモリカセツト５に予
め記憶されているチエツクデータが読出される。
このチエツクデータは、メモリカセツト５にデー
タを書込む際予め行なわれるチエツクサム処理の
結果のデータであり、メモリカセツト５の固定エ
リアに記憶されている。次に、ステツプ８では、
レジスタＡに記憶されているチエツクデータとメ
モリカセツト５から読出されたチエツクデータと
が一致するか否かが判断される。もし、チエツク
データが一致しなければ、メモリカセツト５のデ
ータが破壊されたことを示している。したがつ
て、ステツプ９において、操作者にメモリカセツ
ト５のデータは無効である旨の報知を報知装置１
５によつて行なう。一方、チエツクデータが一致
しておれば、メモリカセツト５のデータが有効で
あるため、CPU１０は他の処理へと移行する。
なお、マイクロスイツチ４に代えて、メモリカ
セツト５を装着する際にデータ処理装置の電源１
６に接続される端子（コネクタ１３に導出されて
いる）と電源１６との結合を検出するようにして
もよい。
セツト５を装着する際にデータ処理装置の電源１
６に接続される端子（コネクタ１３に導出されて
いる）と電源１６との結合を検出するようにして
もよい。
また、報知手段としては、文字表示を行なうよ
うなものを用いてもよい。
うなものを用いてもよい。
なお、データ内容をチエツクする方法として
は、たとえばパリテイエラーチエツクなど従来か
ら各種のものが考えられているが、いずれの方法
を用いてもよい。
は、たとえばパリテイエラーチエツクなど従来か
ら各種のものが考えられているが、いずれの方法
を用いてもよい。
発明の効果
以上のように、この発明によれば、記憶手段が
本体装置に装着されたとき記憶手段の記憶内容が
破壊されているか否かをチエツクし破壊されてい
る場合は外部へ報知するようにしたので、操作者
はデータの破壊を容易に知ることができるばかり
でなく、本体装置の誤動作を防止することができ
る。
本体装置に装着されたとき記憶手段の記憶内容が
破壊されているか否かをチエツクし破壊されてい
る場合は外部へ報知するようにしたので、操作者
はデータの破壊を容易に知ることができるばかり
でなく、本体装置の誤動作を防止することができ
る。
第１図はこの発明の一実施例の外観斜視図であ
る。第２図はこの発明の一実施例のブロツク図で
ある。第３図は第２図に示すROMに記憶されて
いるメモリカセツトのデータチエツクプログラム
を示すフローチヤートである。 図において、１は受部、４はマイクロスイツ
チ、５はメモリカセツト、１０はCPU、１１は
ROM、１２はRAM、１５は報知装置を示す。
る。第２図はこの発明の一実施例のブロツク図で
ある。第３図は第２図に示すROMに記憶されて
いるメモリカセツトのデータチエツクプログラム
を示すフローチヤートである。 図において、１は受部、４はマイクロスイツ
チ、５はメモリカセツト、１０はCPU、１１は
ROM、１２はRAM、１５は報知装置を示す。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも中央処理装置を含む本体装置に対
して着脱自在に構成され、情報を記憶するための
半導体メモリとこの半導体メモリに記憶された内
容を保持するための電源とを内蔵するような記憶
手段において、この記憶手段の記憶内容が破壊さ
れているか否かを検出するための装置であつて、 前記記憶手段が前記本体装置に装着されたこと
を検出する手段、 前記検出手段の検出に応答して、前記記憶手段
の記憶内容が破壊されているか否かをチエツクす
る手段、および 前記チエツク手段が前記破壊を検出したことに
応答して、外部へ報知する報知手段を備える、記
憶内容破壊検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211090A JPS59101099A (ja) | 1982-11-30 | 1982-11-30 | 記憶内容破壊検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57211090A JPS59101099A (ja) | 1982-11-30 | 1982-11-30 | 記憶内容破壊検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101099A JPS59101099A (ja) | 1984-06-11 |
| JPH0370815B2 true JPH0370815B2 (ja) | 1991-11-11 |
Family
ID=16600247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57211090A Granted JPS59101099A (ja) | 1982-11-30 | 1982-11-30 | 記憶内容破壊検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101099A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6015886A (ja) * | 1983-07-06 | 1985-01-26 | Tokyo Tatsuno Co Ltd | 情報処理装置 |
| JPH0640436B2 (ja) * | 1984-07-26 | 1994-05-25 | カシオ計算機株式会社 | メモリパツクを備えた電子機器 |
| JPS61248186A (ja) * | 1985-04-25 | 1986-11-05 | 株式会社日立製作所 | 運行記録装置 |
| JPS61272849A (ja) * | 1985-05-29 | 1986-12-03 | Canon Inc | 情報処理装置 |
| JPS622347A (ja) * | 1985-06-27 | 1987-01-08 | Canon Inc | 文書処理装置 |
| JP2763528B2 (ja) * | 1985-06-27 | 1998-06-11 | キヤノン株式会社 | 文書処理装置 |
| JPS6349956A (ja) * | 1986-08-20 | 1988-03-02 | Canon Inc | メモリ管理方式 |
| JPS63230370A (ja) * | 1987-03-19 | 1988-09-26 | Fujitsu Ltd | プリンタ装置 |
| JPH04276397A (ja) * | 1991-03-01 | 1992-10-01 | Shimadzu Corp | メモリカードシステムの機能検査方法 |
-
1982
- 1982-11-30 JP JP57211090A patent/JPS59101099A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59101099A (ja) | 1984-06-11 |
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