JPH0334115B2 - - Google Patents
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- Publication number
- JPH0334115B2 JPH0334115B2 JP59048171A JP4817184A JPH0334115B2 JP H0334115 B2 JPH0334115 B2 JP H0334115B2 JP 59048171 A JP59048171 A JP 59048171A JP 4817184 A JP4817184 A JP 4817184A JP H0334115 B2 JPH0334115 B2 JP H0334115B2
- Authority
- JP
- Japan
- Prior art keywords
- printing
- rom
- signal line
- cpu
- lid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
- G06K2215/0002—Handling the output data
- G06K2215/002—Generic data access
- G06K2215/0022—Generic data access characterised by the storage means used
- G06K2215/0025—Removable memories, e.g. cartridges
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、記録装置を備えた電子機器に関す
る。更に詳述すれば、本発明は、記録装置付きの
電子機器において、文字発生用のROM（リー
ド・オンリ・メモリ）などの外部メモリと接続が
可能なよう構成したものである。
る。更に詳述すれば、本発明は、記録装置付きの
電子機器において、文字発生用のROM（リー
ド・オンリ・メモリ）などの外部メモリと接続が
可能なよう構成したものである。
従来から、文字発生用のROM（以下、CG
ROMという）に限らず、取りはずし可能な外部
メモリをもつ電子機器においては、その外部メモ
リをアクセス中はロツク機構により取りはずしが
できないよう構成されているものがある。また、
外部メモリと電子機器との間にバツフアを設け
て、外部メモリの取りはずしの際には電子機器本
体と外部メモリとを電気的に遮断し、その後に取
りはずしを行うよう構成されているものが知られ
ている。これらの構成は、信頼性の高いことを要
求される機器、あるいは、コスト高を問題としな
い機器においては、有効かつ必要なものである。
ROMという）に限らず、取りはずし可能な外部
メモリをもつ電子機器においては、その外部メモ
リをアクセス中はロツク機構により取りはずしが
できないよう構成されているものがある。また、
外部メモリと電子機器との間にバツフアを設け
て、外部メモリの取りはずしの際には電子機器本
体と外部メモリとを電気的に遮断し、その後に取
りはずしを行うよう構成されているものが知られ
ている。これらの構成は、信頼性の高いことを要
求される機器、あるいは、コスト高を問題としな
い機器においては、有効かつ必要なものである。
しかし、かかる保護手段を設けることによつ
て、電子機器全体に占めるコストが大幅に大きく
上昇するような場合、または外部メモリの着脱に
よつても電子機器本体の破壊といつた重要な問題
が生じない場合、更には、電子機器の作動最中に
外部メモリの着脱を行うことは、明らかに、ユー
ザーのミスと考えてよいような場合においては、
あえて上述のような保護手段を設ける必要はな
い。
て、電子機器全体に占めるコストが大幅に大きく
上昇するような場合、または外部メモリの着脱に
よつても電子機器本体の破壊といつた重要な問題
が生じない場合、更には、電子機器の作動最中に
外部メモリの着脱を行うことは、明らかに、ユー
ザーのミスと考えてよいような場合においては、
あえて上述のような保護手段を設ける必要はな
い。
例えば、電子機器の一種である電子式タイプラ
イタを想定する場合において、外部メモリすなわ
ちCG ROMパツケージは印字中に使用され、こ
のCG ROMパツケージを着脱しようとすると、
印字パターンが途中で欠けてしまつたり、あるい
は、着脱時に一時印字停止が可能だとしても抜い
たものと異なるCG ROMパツケージを挿入され
た場合（例えば、文字ピツチの違うCG ROMが
挿入されたときなど）には、再印字の際に無理が
起こる。また、かかるCG ROMパツケージの着
脱動作によつてバスライン上に雑音が重畳し、も
つてCPUが誤動作するなど、多くの問題が生じ
る。
イタを想定する場合において、外部メモリすなわ
ちCG ROMパツケージは印字中に使用され、こ
のCG ROMパツケージを着脱しようとすると、
印字パターンが途中で欠けてしまつたり、あるい
は、着脱時に一時印字停止が可能だとしても抜い
たものと異なるCG ROMパツケージを挿入され
た場合（例えば、文字ピツチの違うCG ROMが
挿入されたときなど）には、再印字の際に無理が
起こる。また、かかるCG ROMパツケージの着
脱動作によつてバスライン上に雑音が重畳し、も
つてCPUが誤動作するなど、多くの問題が生じ
る。
本発明の目的は、上述の点に鑑み、記録動作中
に外部メモリを着脱した場合にも適切な内部処理
ないし対応をするようにした電子機器を提供する
ことにある。
に外部メモリを着脱した場合にも適切な内部処理
ないし対応をするようにした電子機器を提供する
ことにある。
かかる目的を達成するために、本発明では、印
字手段と、機器本体に対して着脱可能な外部記憶
手段と、前記外部記憶手段を機器本体に対して接
続するための接続手段と、前記外部記憶手段が前
記接続手段より外されたことを検出する検出手段
と、前記印字手段の印字動作中に、前記検出手段
により前記外部記憶手段が前記機器本体から外さ
れたことが検出されたとき、前記機器本体をリセ
ツトする制御手段とを具備する。
字手段と、機器本体に対して着脱可能な外部記憶
手段と、前記外部記憶手段を機器本体に対して接
続するための接続手段と、前記外部記憶手段が前
記接続手段より外されたことを検出する検出手段
と、前記印字手段の印字動作中に、前記検出手段
により前記外部記憶手段が前記機器本体から外さ
れたことが検出されたとき、前記機器本体をリセ
ツトする制御手段とを具備する。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第１図は、本発明を適用した電子式タイプライ
タの一実施例を示すブロツク図である。本図にお
いて、１はCPU（中央処理装置）として機能する
マイクロプロセツサであり、後述するROM２か
らプログラムを読み出し、それに従つて、演算、
判断を行い、後述するRAM３、キーボード４、
プリンタ５、ラツチ回路６およびCG ROMパツ
ケージ９を制御し、もつて文書の印字・編集を行
う。
タの一実施例を示すブロツク図である。本図にお
いて、１はCPU（中央処理装置）として機能する
マイクロプロセツサであり、後述するROM２か
らプログラムを読み出し、それに従つて、演算、
判断を行い、後述するRAM３、キーボード４、
プリンタ５、ラツチ回路６およびCG ROMパツ
ケージ９を制御し、もつて文書の印字・編集を行
う。
ROM２は、CPU１を作動させるためのプログ
ラムが書き込まれた読み出し専用メモリである。
RAM３は、CPU１が動作途中に演算結果データ
を一時保存しておくためのリードライトメモリで
ある。キーボード４は本装置の入力手段であり、
文書の印字・編集のための各種データを入力す
る。
ラムが書き込まれた読み出し専用メモリである。
RAM３は、CPU１が動作途中に演算結果データ
を一時保存しておくためのリードライトメモリで
ある。キーボード４は本装置の入力手段であり、
文書の印字・編集のための各種データを入力す
る。
CPU１はキーボード４から入力されたデータ
に基づき、CG ROMからドツトパターンを読み
出し、プリンタ５により印字がなされる。また、
６はラツチ回路であり、プリンタ５の状態を示す
フラグの内容をラツチする。７はコネクタであ
り、CG ROMパツケージ９を装置本体と接続す
るための接続器である。８はCG ROM９のパツ
ケージ接続判別用スイツチである。本装置のCG
ROMパツケージ挿入部は、第２図に示すよう
に、ふた付きの構造になつており、CG ROM９
を着脱するためにふた２０を開けると、このスイ
ツチ８がオンとなる。
に基づき、CG ROMからドツトパターンを読み
出し、プリンタ５により印字がなされる。また、
６はラツチ回路であり、プリンタ５の状態を示す
フラグの内容をラツチする。７はコネクタであ
り、CG ROMパツケージ９を装置本体と接続す
るための接続器である。８はCG ROM９のパツ
ケージ接続判別用スイツチである。本装置のCG
ROMパツケージ挿入部は、第２図に示すよう
に、ふた付きの構造になつており、CG ROM９
を着脱するためにふた２０を開けると、このスイ
ツチ８がオンとなる。
CG ROMパツケージ９は、印字のためのドツ
トパターンを記憶したROMをパツケージ化した
ものである。１０はワンシヨツトマルチバイブレ
ータであり、信号線Ｓ５の立ち上がりエツジに応
答して信号線Ｓ６に一定幅のパルスを一回だけ出
力する。１１はパワーオンリセツトコントロール
回路であり、電源投入時の電源スイツチに連動し
て起動する。
トパターンを記憶したROMをパツケージ化した
ものである。１０はワンシヨツトマルチバイブレ
ータであり、信号線Ｓ５の立ち上がりエツジに応
答して信号線Ｓ６に一定幅のパルスを一回だけ出
力する。１１はパワーオンリセツトコントロール
回路であり、電源投入時の電源スイツチに連動し
て起動する。
Ｓ１はバスラインであり、CPU１が上述の各
構成要素２〜７を制御するための信号線群であ
る。Ｓ２はプリンタ動作中にセツトされるフラグ
の状態を示す信号線である。すなわち、CPU１
はプリンタを動作させている期間中のみラツチ回
路６に論理レベル「１」をラツチさそ、それ以外
のときには論理レベル「０」をラツチさせ、これ
により信号線Ｓ２に信号を送出させる。
構成要素２〜７を制御するための信号線群であ
る。Ｓ２はプリンタ動作中にセツトされるフラグ
の状態を示す信号線である。すなわち、CPU１
はプリンタを動作させている期間中のみラツチ回
路６に論理レベル「１」をラツチさそ、それ以外
のときには論理レベル「０」をラツチさせ、これ
により信号線Ｓ２に信号を送出させる。
Ｓ３は、第２図示におけるふた２０の開閉状態
を示す信号を送出する信号線である。本実施例で
は、CG ROMパツケージ９の着脱時には必ず第
２図示のふたを開く必要がある。
を示す信号を送出する信号線である。本実施例で
は、CG ROMパツケージ９の着脱時には必ず第
２図示のふたを開く必要がある。
１２は表示器であり、キーボードからのデータ
あるいはCPU１の演算結果等を表示するための
ものである。
あるいはCPU１の演算結果等を表示するための
ものである。
本実施例において、コネクタ７にはCG ROM
パツケージ９が接続されており、CPU１はキー
ボードから入力したキー入力データに基づき、
CG ROMからドツトパターンを読み出し、プリ
ンタ５を制御して印字を実行させる。このとき、
ラツチ回路６には論理レベル「１」が書き込ま
れ、信号線Ｓ２の論理レベルは「１」になつてい
る。また、上述したように、印字中でない時は、
信合線Ｓ２は「０」となつている。
パツケージ９が接続されており、CPU１はキー
ボードから入力したキー入力データに基づき、
CG ROMからドツトパターンを読み出し、プリ
ンタ５を制御して印字を実行させる。このとき、
ラツチ回路６には論理レベル「１」が書き込ま
れ、信号線Ｓ２の論理レベルは「１」になつてい
る。また、上述したように、印字中でない時は、
信合線Ｓ２は「０」となつている。
いま、印字がなされていない状態（すなわち、
CG ROMが使用されていない状態）であつて、
表示器１２のみを用いて文書をキーインしている
ものと仮定する。このとき、CG ROMを着脱し
ようとしてふた２０を開けると、スイツチ８が
「ON」となり、信号線Ｓ３に論理レベル「１」
の信号が現われる。しかし、この時信号線Ｓ２は
「０」レベルを呈しているので、ANDゲートＧ１
の出力信号線Ｓ４は「０」レベルを保持したまま
である。よつて、ワンシヨツトマルチバイブレー
タ１０は起動せず、リセツトはかからない。
CG ROMが使用されていない状態）であつて、
表示器１２のみを用いて文書をキーインしている
ものと仮定する。このとき、CG ROMを着脱し
ようとしてふた２０を開けると、スイツチ８が
「ON」となり、信号線Ｓ３に論理レベル「１」
の信号が現われる。しかし、この時信号線Ｓ２は
「０」レベルを呈しているので、ANDゲートＧ１
の出力信号線Ｓ４は「０」レベルを保持したまま
である。よつて、ワンシヨツトマルチバイブレー
タ１０は起動せず、リセツトはかからない。
信号線Ｓ３はCPU１のコントロール端子CTL
に接続されており、スイツチ８が「ON」となつ
たことを検出し、CG ROMパツケージ９の着脱
に際してCPU１が誤動作しないように、CPU１
をホールド状態（一時動作停止）にする。そし
て、CG ROMパツケージ９の着脱完了後、ふた
２０を閉めてスイツチ８が「OFF」になると、
CPU１は再び動作状態に戻る。
に接続されており、スイツチ８が「ON」となつ
たことを検出し、CG ROMパツケージ９の着脱
に際してCPU１が誤動作しないように、CPU１
をホールド状態（一時動作停止）にする。そし
て、CG ROMパツケージ９の着脱完了後、ふた
２０を閉めてスイツチ８が「OFF」になると、
CPU１は再び動作状態に戻る。
一方、印字中であつて信号線Ｓ２が「１」レベ
ルを呈している最中、CG ROMパツケージ９を
着脱せんとしてふた２０を開け、これによりスイ
ツチ８が「ON」になると、信号線Ｓ３を介して
CPU１が動作一時停止になると同時に、信号線
Ｓ４およびＳ５のレベルが変化してワンシヨツト
マルチバイブレータ１０を起動（セツト）させ
る。よつて、信号線Ｓ６にはワンシヨツトパルス
が送出され、CPU１はリセツト状態になる。こ
の後、ふた２０を閉め、スイツチ８が「OFF」
になると、CPU１は動作状態に戻り、イニシヤ
ライズルーチンを作動させる。換言すれば、ふた
２０が閉められることにより、本実施例は電源ス
イツチを入れた時と同じ状態にセツトされること
になる。
ルを呈している最中、CG ROMパツケージ９を
着脱せんとしてふた２０を開け、これによりスイ
ツチ８が「ON」になると、信号線Ｓ３を介して
CPU１が動作一時停止になると同時に、信号線
Ｓ４およびＳ５のレベルが変化してワンシヨツト
マルチバイブレータ１０を起動（セツト）させ
る。よつて、信号線Ｓ６にはワンシヨツトパルス
が送出され、CPU１はリセツト状態になる。こ
の後、ふた２０を閉め、スイツチ８が「OFF」
になると、CPU１は動作状態に戻り、イニシヤ
ライズルーチンを作動させる。換言すれば、ふた
２０が閉められることにより、本実施例は電源ス
イツチを入れた時と同じ状態にセツトされること
になる。
第４図は、上述した本実施例の制御手順を示す
概略フローチヤートである。
概略フローチヤートである。
ステツプＳ１では、ふた２０の開閉状態を検知
し（信号線Ｓ３のレベルをチエツクする）、ふた
２０が開けられたと判断した場合には、ステツプ
Ｓ２にて、フラグをセツト（信号線Ｓ２を「１」
にする）する。
し（信号線Ｓ３のレベルをチエツクする）、ふた
２０が開けられたと判断した場合には、ステツプ
Ｓ２にて、フラグをセツト（信号線Ｓ２を「１」
にする）する。
そして、ステツプＳ３において、本実施例の動
作を一時停止させる。
作を一時停止させる。
ステツプＳ４において、ふた２０が再び閉じら
れたものと判断した場合には、ステツプＳ５にて
本装置全体をイニシヤライズする。
れたものと判断した場合には、ステツプＳ５にて
本装置全体をイニシヤライズする。
このように、印字中においてCG ROMパツケ
ージ９を着脱する場合には、CPU１に対して一
時停止を要求すると共に、その後にリセツトをか
け、もつて電源スイツチ投入時と同じ状態にする
ことができる。また、印字中でない場合にも、
CG ROMパツケージ着脱時はCPUを一時停止状
態にし、バスラインＳ１上に雑音が重畳して本装
置が誤動作することを防いでいる。
ージ９を着脱する場合には、CPU１に対して一
時停止を要求すると共に、その後にリセツトをか
け、もつて電源スイツチ投入時と同じ状態にする
ことができる。また、印字中でない場合にも、
CG ROMパツケージ着脱時はCPUを一時停止状
態にし、バスラインＳ１上に雑音が重畳して本装
置が誤動作することを防いでいる。
なお、本実施例においては、ふた２０の開閉に
よつて外部メモリの着脱状態を検知するよう構成
しているが、その他の手法、例えば光を遮へいす
ることによつて外部メモリの装着を検知する手
法、などを適用し得ることは勿論である。
よつて外部メモリの着脱状態を検知するよう構成
しているが、その他の手法、例えば光を遮へいす
ることによつて外部メモリの装着を検知する手
法、などを適用し得ることは勿論である。
以上説明したとおり、本発明によれば、CG
ROMパツケージなどの外部メモリを印字中に着
脱した場合には、装置全体を電源投入時状態（す
なわち、イニシヤル状態）に戻すことができるの
で、印字途中で印字動作を停止した場合に生じる
種々な不都合を回避することができる。これと同
時に、印字中はCG ROMパツケージ等を着脱し
てはいけないということをユーザに暗示すること
ができる。
ROMパツケージなどの外部メモリを印字中に着
脱した場合には、装置全体を電源投入時状態（す
なわち、イニシヤル状態）に戻すことができるの
で、印字途中で印字動作を停止した場合に生じる
種々な不都合を回避することができる。これと同
時に、印字中はCG ROMパツケージ等を着脱し
てはいけないということをユーザに暗示すること
ができる。
第１図は本発明の一実施例を示すブロツク図、
第２図は文字発生用ROMパツケージの装着状態
を説明する図、第３図は第１図示における信号線
Ｓ３のレベル変化を説明する線図、第４図は本実
施例の制御手順を示すフローチヤートである。 １……CPU、２……ROM、３……RAM、４
……キーボード、５……プリンタ、６……ラツチ
回路、７……コネクタ、８……スイツチ、９……
文字発生用ROMパツケージ、１０……ワンシヨ
ツトマルチバイブレータ、１１……パワーオンリ
セツトコントロール回路、Ｓ１〜Ｓ６……信号
線、Ｇ１……ANDゲート、２０……ふた。
第２図は文字発生用ROMパツケージの装着状態
を説明する図、第３図は第１図示における信号線
Ｓ３のレベル変化を説明する線図、第４図は本実
施例の制御手順を示すフローチヤートである。 １……CPU、２……ROM、３……RAM、４
……キーボード、５……プリンタ、６……ラツチ
回路、７……コネクタ、８……スイツチ、９……
文字発生用ROMパツケージ、１０……ワンシヨ
ツトマルチバイブレータ、１１……パワーオンリ
セツトコントロール回路、Ｓ１〜Ｓ６……信号
線、Ｇ１……ANDゲート、２０……ふた。
Claims (1)
- 【特許請求の範囲】 １ 印字手段と、 機器本体に対して着脱可能な外部記憶手段と、 前記外部記憶手段を機器本体に対して接続する
ための接続手段と、 前記外部記憶手段が前記接続手段より外された
ことを検出する検出手段と、 前記印字手段の印字動作中に、前記検出手段に
より前記外部記憶手段が前記機器本体から外され
たことが検出されたとき、前記機器本体をリセツ
トする制御手段とを具備する電子機器。 ２ 前記制御手段は、前記印字手段を印字動作を
停止した後に前記機器本体をリセツトすることを
特徴とする特許請求の範囲第１項記載の電子機
器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048171A JPS60193189A (ja) | 1984-03-15 | 1984-03-15 | 電子機器 |
| US07/285,301 US5020022A (en) | 1984-03-15 | 1988-12-15 | Printing apparatus for use with a detachable memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59048171A JPS60193189A (ja) | 1984-03-15 | 1984-03-15 | 電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60193189A JPS60193189A (ja) | 1985-10-01 |
| JPH0334115B2 true JPH0334115B2 (ja) | 1991-05-21 |
Family
ID=12795946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59048171A Granted JPS60193189A (ja) | 1984-03-15 | 1984-03-15 | 電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193189A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH074953B2 (ja) * | 1984-09-13 | 1995-01-25 | 株式会社リコー | プリンタコントロ−ラ |
| JPS6353167U (ja) * | 1986-09-18 | 1988-04-09 | ||
| JPS6384191U (ja) * | 1986-11-21 | 1988-06-02 |
-
1984
- 1984-03-15 JP JP59048171A patent/JPS60193189A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60193189A (ja) | 1985-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |