JPH0370929B2 - - Google Patents
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- Publication number
- JPH0370929B2 JPH0370929B2 JP59168190A JP16819084A JPH0370929B2 JP H0370929 B2 JPH0370929 B2 JP H0370929B2 JP 59168190 A JP59168190 A JP 59168190A JP 16819084 A JP16819084 A JP 16819084A JP H0370929 B2 JPH0370929 B2 JP H0370929B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- hold
- fet
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/38—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers
- H03F3/387—DC amplifiers with modulator at input and demodulator at output; Modulators or demodulators specially adapted for use in such amplifiers with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトランス結合を用いた絶縁増巾器に関
する。
する。
工業用計測制御システム、医療用測定器などの
様々な分野において、センサーと信号プロセツサ
との間を結合する絶縁増巾器が用いられている。
この種の絶縁増巾器においてトランスを用いたも
のは、パルス変調した信号を絶縁トランスの一次
側に供給し、その２次側出力パルスを１次側で用
いた変調パルス（キヤリアパルス）でもつて同期
検波することによつて復調信号を得るように構成
されている。
様々な分野において、センサーと信号プロセツサ
との間を結合する絶縁増巾器が用いられている。
この種の絶縁増巾器においてトランスを用いたも
のは、パルス変調した信号を絶縁トランスの一次
側に供給し、その２次側出力パルスを１次側で用
いた変調パルス（キヤリアパルス）でもつて同期
検波することによつて復調信号を得るように構成
されている。
トランス１次側でのパルス変調方式として、伝
送信号に応じた正及び負の振巾変調パルスが交互
に生ずる様ないわゆる二重平衡変調方式を採用し
たものが知られている。この方式は、トランス二
次側の復調部において整流平滑回路（即ち、キヤ
リア抑圧回路）を必要としないから、非常に広帯
域の伝送特性を有している。
送信号に応じた正及び負の振巾変調パルスが交互
に生ずる様ないわゆる二重平衡変調方式を採用し
たものが知られている。この方式は、トランス二
次側の復調部において整流平滑回路（即ち、キヤ
リア抑圧回路）を必要としないから、非常に広帯
域の伝送特性を有している。
パルス変調器としては、キヤリアパルスで駆動
されるスイツチ変調回路が用いられる。この変調
回路をIC化する場合、スイツチ素子としてはバ
イポーラ又は電界効果形のトランジスタが主とし
て用いられている。
されるスイツチ変調回路が用いられる。この変調
回路をIC化する場合、スイツチ素子としてはバ
イポーラ又は電界効果形のトランジスタが主とし
て用いられている。
上述のようにトランジスタを変調回路のスイツ
チ素子として用いた場合、そのオン抵抗が数百Ω
あるので、絶縁トランスの１次側のインダクタン
ス分とLR時定数回路を形成する。このため伝送
信号の立上り及び立下りに波形のなまりが生じ、
復調器において、正極性部分をそのまま出力し且
つ負極性部分を正極性に反転して出力する復調処
理（折返し）を行うと、このなまつた部分におい
て信号が不連続となつてヒゲ状のキヤリアノイズ
（キヤリアリーク）が発生する。従つてこのキヤ
リアリークを抑圧するローパスフイルタを復調器
出力に付加しなければならないが、これによつて
周波数応答が遅くなり、伝送帯域が狭くなる上、
伝送精度（リニアリテイ）が悪化する。
チ素子として用いた場合、そのオン抵抗が数百Ω
あるので、絶縁トランスの１次側のインダクタン
ス分とLR時定数回路を形成する。このため伝送
信号の立上り及び立下りに波形のなまりが生じ、
復調器において、正極性部分をそのまま出力し且
つ負極性部分を正極性に反転して出力する復調処
理（折返し）を行うと、このなまつた部分におい
て信号が不連続となつてヒゲ状のキヤリアノイズ
（キヤリアリーク）が発生する。従つてこのキヤ
リアリークを抑圧するローパスフイルタを復調器
出力に付加しなければならないが、これによつて
周波数応答が遅くなり、伝送帯域が狭くなる上、
伝送精度（リニアリテイ）が悪化する。
ところでこの種の絶縁増巾器は、多数の測定対
象（センサー）からのデータを１つのCPUに取
込んで処理を行うシステムに使用されることが多
い。このような応用には、アナログスイツチを用
いた多チヤンネル−単一チヤンネル変換を行うマ
ルチプレクサICが用いられる。
象（センサー）からのデータを１つのCPUに取
込んで処理を行うシステムに使用されることが多
い。このような応用には、アナログスイツチを用
いた多チヤンネル−単一チヤンネル変換を行うマ
ルチプレクサICが用いられる。
本発明の目的は、キヤリアノイズの無い伝送が
できると共に、多チヤンネル構成にしたときに、
追加回路を使用せずにマルチプレツクスが容易に
行える絶縁増巾器を提供することである。
できると共に、多チヤンネル構成にしたときに、
追加回路を使用せずにマルチプレツクスが容易に
行える絶縁増巾器を提供することである。
本発明による絶縁増巾器は、絶縁トランス３
と、その入力側の平衡変調器２と、出力側の復調
器４と、上記変調器２及び復調器４に与えられる
キヤリアクロツクの立上り及び立下りに同期して
上記復調器出力の所定期間をホールドしてキヤリ
アノイズを抑圧した出力を導出する抑圧回路８と
を具備する。
と、その入力側の平衡変調器２と、出力側の復調
器４と、上記変調器２及び復調器４に与えられる
キヤリアクロツクの立上り及び立下りに同期して
上記復調器出力の所定期間をホールドしてキヤリ
アノイズを抑圧した出力を導出する抑圧回路８と
を具備する。
上記抑圧回路８は、上記復調器４の出力に直列
結合されたサンプルホールドスイツチ１０及びこ
のスイツチの出力に結合されたホールドコンデン
サＣ１と、上記サンプルホールドスイツチ１０を
オンオフするためのサンプルホールドパルスを発
生するパルス発生回路１１とを具備する。
結合されたサンプルホールドスイツチ１０及びこ
のスイツチの出力に結合されたホールドコンデン
サＣ１と、上記サンプルホールドスイツチ１０を
オンオフするためのサンプルホールドパルスを発
生するパルス発生回路１１とを具備する。
上記パルス発生回路１１は、上記キヤリアパル
スの立上り及び立下りに応答して上記サンプルホ
ールドスイツチを所定期間オフにするパルスを発
生し、上記オフ期間には上記サンプルホールドコ
ンデンサＣ１に蓄えられた前値情報が導出される
ようにし、上記サンプルホールドスイツチ１０は
上記復調器の出力にドレイン−ソースが直列結合
されたFETを備え、上記FETをマルチプレツク
ス用スイツチとして用いるために上記FETのゲ
ートに連らなる制御入力端子１４を設けたことを
特徴とする。
スの立上り及び立下りに応答して上記サンプルホ
ールドスイツチを所定期間オフにするパルスを発
生し、上記オフ期間には上記サンプルホールドコ
ンデンサＣ１に蓄えられた前値情報が導出される
ようにし、上記サンプルホールドスイツチ１０は
上記復調器の出力にドレイン−ソースが直列結合
されたFETを備え、上記FETをマルチプレツク
ス用スイツチとして用いるために上記FETのゲ
ートに連らなる制御入力端子１４を設けたことを
特徴とする。
抑圧回路８は、キヤリアクロツクの立上り及び
立下り位置に生じるスパイク等のノイズを除外し
て良好な伝送信号をサンプルホールドで抽出す
る。サンプリングスイツチとして使用されている
FETは、マルチプレツクス用のアナログスイツ
チとしても使用される。
立下り位置に生じるスパイク等のノイズを除外し
て良好な伝送信号をサンプルホールドで抽出す
る。サンプリングスイツチとして使用されている
FETは、マルチプレツクス用のアナログスイツ
チとしても使用される。
第１図は本発明による絶縁増巾器の一実施例を
示し、第２図及び第３図はその動作波形図であ
る。第２図Ａに示すような信号源出力のアナログ
信号は第１図の入力端子１から平衡変調器２に供
給され、第２図Ｂに示すキヤリアクロツクに基い
て第２図Ｃの如くに二重平衡変調されて、絶縁ト
ランス３の一次巻線３Ｐに導出される。
示し、第２図及び第３図はその動作波形図であ
る。第２図Ａに示すような信号源出力のアナログ
信号は第１図の入力端子１から平衡変調器２に供
給され、第２図Ｂに示すキヤリアクロツクに基い
て第２図Ｃの如くに二重平衡変調されて、絶縁ト
ランス３の一次巻線３Ｐに導出される。
絶縁トランス３の二次巻線３Ｓに生じた伝送出
力（第３図Ｂ）は、復調器４に入力され、第３図
Ｃの如く正極性出力SPはそのままで負極性出力
SNは正側に折返されて、第２出力端子５に導出
される。なお変調器２及び復調器４には共通のキ
ヤリアクロツクCKが分配トランス６を通じて与
えられる。
力（第３図Ｂ）は、復調器４に入力され、第３図
Ｃの如く正極性出力SPはそのままで負極性出力
SNは正側に折返されて、第２出力端子５に導出
される。なお変調器２及び復調器４には共通のキ
ヤリアクロツクCKが分配トランス６を通じて与
えられる。
変調器２及び復調器４には、電界効果トランジ
スタなどのスイツチ素子を用いたスイツチ変調器
及び復調器が用いられる。能動スイツチ素子のオ
ン抵抗は通常数百Ωあるので、トランス３の一次
巻線３Ｐのインダクタンス分とオン抵抗とによつ
てLR時定数回路が形成され、トランス３の二次
巻線３Ｓから得られる出力の立上り及び立下りに
は、第３図Ｂのように微小の時間遅れ（なまり）
が生じる。このようなトランス出力を復調（折返
し処理）すると、第３図Ｃのようなヒゲ状のキヤ
リアリークCaがキヤリアクロツクの立上り及び
立下りにおいて生じる。
スタなどのスイツチ素子を用いたスイツチ変調器
及び復調器が用いられる。能動スイツチ素子のオ
ン抵抗は通常数百Ωあるので、トランス３の一次
巻線３Ｐのインダクタンス分とオン抵抗とによつ
てLR時定数回路が形成され、トランス３の二次
巻線３Ｓから得られる出力の立上り及び立下りに
は、第３図Ｂのように微小の時間遅れ（なまり）
が生じる。このようなトランス出力を復調（折返
し処理）すると、第３図Ｃのようなヒゲ状のキヤ
リアリークCaがキヤリアクロツクの立上り及び
立下りにおいて生じる。
第１図の復調器４の出力には、上記キヤリアリ
ークCaを抑圧するためのデグリツチ回路８が付
加されている。このデグリツチ回路、即ち抑圧回
路８は、復調器４の出力と第１出力端子９との間
に介在されたサンプルホールドスイツチ用の
FET１０及びFET１０の出力とコモンライン
COM２との間に結合されたホールド用コンデン
サＣ１を備えている。FET１０はサンプルホー
ルドパルスを発生するパルス発生回路１１によつ
てキヤリアクロツクの立上り及び立下りごとに所
定期間オフ制御される。
ークCaを抑圧するためのデグリツチ回路８が付
加されている。このデグリツチ回路、即ち抑圧回
路８は、復調器４の出力と第１出力端子９との間
に介在されたサンプルホールドスイツチ用の
FET１０及びFET１０の出力とコモンライン
COM２との間に結合されたホールド用コンデン
サＣ１を備えている。FET１０はサンプルホー
ルドパルスを発生するパルス発生回路１１によつ
てキヤリアクロツクの立上り及び立下りごとに所
定期間オフ制御される。
パルス発生回路１１はFET１０のゲートと負
電源との間にコレクタ−エミツタが結合されたト
ランジスタ１２を備え、そのベースにはコンデン
サＣ３及び抵抗Ｒ３から成る第１の微分回路を通
じてキヤリアクロツクCKが与えられる。トラン
ジスタ１２は通常はオフで、FET１０のゲート
には抵抗Ｒ２を通じて正極性の復調出力信号が与
えられているのでFET１０はオン状態となつて
いて、復調出力信号は第２出力端子９に導出され
ている。
電源との間にコレクタ−エミツタが結合されたト
ランジスタ１２を備え、そのベースにはコンデン
サＣ３及び抵抗Ｒ３から成る第１の微分回路を通
じてキヤリアクロツクCKが与えられる。トラン
ジスタ１２は通常はオフで、FET１０のゲート
には抵抗Ｒ２を通じて正極性の復調出力信号が与
えられているのでFET１０はオン状態となつて
いて、復調出力信号は第２出力端子９に導出され
ている。
キヤリアクロツクの立上りでは、コンデンサＣ
３及び抵抗Ｒ３の微分回路の時定数で定まる期間
においてトランジスタ１２のベースに正極性の微
分パルスが与えられてこのトランジスタがオンと
なり、これによつて第３図Ｄに示す負極性のホー
ルドパルスSH１がFET１０のゲートが加わり、
FET１０がオフとなる。従つてホールドコンデ
ンサＣ１に蓄積された前値情報が第３図Ｃの点線
ａの如くに出力端子９に導出される。
３及び抵抗Ｒ３の微分回路の時定数で定まる期間
においてトランジスタ１２のベースに正極性の微
分パルスが与えられてこのトランジスタがオンと
なり、これによつて第３図Ｄに示す負極性のホー
ルドパルスSH１がFET１０のゲートが加わり、
FET１０がオフとなる。従つてホールドコンデ
ンサＣ１に蓄積された前値情報が第３図Ｃの点線
ａの如くに出力端子９に導出される。
またパルス発生回路１１は、FET１０のゲー
トに結合されたスイツチング用ダイオード１３を
備え、このダイオード１３のカソードにはコンデ
ンサＣ２及び抵抗Ｒ１から成る第２の微分回路を
通じてキヤリアクロツクが与えられる。キヤリア
クロツクの立下りでは、コンデンサＣ２及び抵抗
Ｒ１の時定数で定まる期間においてダイオード１
３のカソードに負極性の微分パルスが与えられて
このダイオードがオンとなり、これによつて第３
図Ｄに示す負極性のホールドパルスSH２がFET
１０のゲートに加わり、FET１０がオフとなる。
従つてホールドコンデンサＣ１に蓄えられた前値
情報が第３図Ｃの点線ｂの如くに出力端子９に導
出される。
トに結合されたスイツチング用ダイオード１３を
備え、このダイオード１３のカソードにはコンデ
ンサＣ２及び抵抗Ｒ１から成る第２の微分回路を
通じてキヤリアクロツクが与えられる。キヤリア
クロツクの立下りでは、コンデンサＣ２及び抵抗
Ｒ１の時定数で定まる期間においてダイオード１
３のカソードに負極性の微分パルスが与えられて
このダイオードがオンとなり、これによつて第３
図Ｄに示す負極性のホールドパルスSH２がFET
１０のゲートに加わり、FET１０がオフとなる。
従つてホールドコンデンサＣ１に蓄えられた前値
情報が第３図Ｃの点線ｂの如くに出力端子９に導
出される。
この結果、キヤリアノイズを除去した出力が端
子９から得られる。なおホールドパルスSH１，
SH２の巾（ホールド区間）は伝送系の特性（ヒ
ゲ状キヤリアノイズの巾）に応じて１〜数μsecの
巾に設定する。このホールドパルスの巾は微分回
路Ｃ３，Ｒ３及びＣ２，Ｒ１によつて定まる。ま
たサンプルホールドコンデンサＣ１の容量は、次
段回路の入力インピーダンスに応じて上記のホー
ルド区間をカバーし得る十分な時定数を与える容
量とする。通常は数百〜千数百PFでよい。FET
１０がオンになつている非ホールド時（サンプル
時）では、コンデンサＣ１の放電時定数は非常に
小さく、従つて時定数の大きいローパスフイルタ
が形成されることはなく、十分な伝送帯域が得ら
れる。
子９から得られる。なおホールドパルスSH１，
SH２の巾（ホールド区間）は伝送系の特性（ヒ
ゲ状キヤリアノイズの巾）に応じて１〜数μsecの
巾に設定する。このホールドパルスの巾は微分回
路Ｃ３，Ｒ３及びＣ２，Ｒ１によつて定まる。ま
たサンプルホールドコンデンサＣ１の容量は、次
段回路の入力インピーダンスに応じて上記のホー
ルド区間をカバーし得る十分な時定数を与える容
量とする。通常は数百〜千数百PFでよい。FET
１０がオンになつている非ホールド時（サンプル
時）では、コンデンサＣ１の放電時定数は非常に
小さく、従つて時定数の大きいローパスフイルタ
が形成されることはなく、十分な伝送帯域が得ら
れる。
サンプルホールドスイツチ用のFET１０のゲ
ートにはMPX（マルチプレツクス）用端子１４に
結合されていて、この端子１４にマルチプレツク
ス用（信号分配用）のセレクト信号を与えること
により、FET１０をマルチプレツクス用スイツ
チとして動作させることができる。このマルチプ
レツクスモードでは、第１図に示す絶縁増巾器が
多重並列で用いられ、夫々の第１出力端子９が共
通に結合される。そして選択された１つの絶縁増
巾器のMPX用端子１４に高レベル信号を与える
か又はオープンにすると、FET１０がオンとな
り、この選択された絶縁増巾器の出力が共通ライ
ンに導出される。このとき上述の抑圧回路（デグ
リツチ回路）８が動作する。またこの端子１４に
結合される制御ラインを負にすれば、FET１０
が強制オフとなり、そのチヤンネルは非選択とな
る。
ートにはMPX（マルチプレツクス）用端子１４に
結合されていて、この端子１４にマルチプレツク
ス用（信号分配用）のセレクト信号を与えること
により、FET１０をマルチプレツクス用スイツ
チとして動作させることができる。このマルチプ
レツクスモードでは、第１図に示す絶縁増巾器が
多重並列で用いられ、夫々の第１出力端子９が共
通に結合される。そして選択された１つの絶縁増
巾器のMPX用端子１４に高レベル信号を与える
か又はオープンにすると、FET１０がオンとな
り、この選択された絶縁増巾器の出力が共通ライ
ンに導出される。このとき上述の抑圧回路（デグ
リツチ回路）８が動作する。またこの端子１４に
結合される制御ラインを負にすれば、FET１０
が強制オフとなり、そのチヤンネルは非選択とな
る。
本発明は上述の如く、キヤリア伝送式の絶縁増
巾器の出力に生じるキヤリアノイズをキヤリアク
ロツクに同期したサンプルホールドにより除去す
るようにし、サンプリングスイツチとして使用し
ているFETをマルチプレツクス用アナログスイ
ツチとしても使用できるように構成したので、高
品質の絶縁伝送が可能となる上、多チヤンネル構
成にしたとき、追加のマルチプレツクス用回路部
品を用いずに、従つて容易に且つ安価に高性能の
多チヤンネルの多重絶縁増巾システムを構成する
ことができる。
巾器の出力に生じるキヤリアノイズをキヤリアク
ロツクに同期したサンプルホールドにより除去す
るようにし、サンプリングスイツチとして使用し
ているFETをマルチプレツクス用アナログスイ
ツチとしても使用できるように構成したので、高
品質の絶縁伝送が可能となる上、多チヤンネル構
成にしたとき、追加のマルチプレツクス用回路部
品を用いずに、従つて容易に且つ安価に高性能の
多チヤンネルの多重絶縁増巾システムを構成する
ことができる。
第１図本発明の絶縁増巾器の一実施例を示す回
路図、第２図及び第３図はその動作を説明する波
形図である。 なお図面に用いられた符号において、 １……入
力端子、２……平衡変調器、３……絶縁トラン
ス、４……復調器、８……抑圧回路、１０……
FET、１１……パルス発生回路、１２……トラ
ンジスタ、１３……ダイオード、Ｃ１……ホール
ドコンデンサ、Ｃ３，Ｒ３……第１微分回路、Ｃ
２，Ｒ１……第２微分回路である。
路図、第２図及び第３図はその動作を説明する波
形図である。 なお図面に用いられた符号において、 １……入
力端子、２……平衡変調器、３……絶縁トラン
ス、４……復調器、８……抑圧回路、１０……
FET、１１……パルス発生回路、１２……トラ
ンジスタ、１３……ダイオード、Ｃ１……ホール
ドコンデンサ、Ｃ３，Ｒ３……第１微分回路、Ｃ
２，Ｒ１……第２微分回路である。
Claims (1)
- 【特許請求の範囲】 １ 絶縁トランスと、その入力側の平衡変調器
と、出力側の復調器と、上記変調器及び復調器に
与えられるキヤリアクロツクの立上り及び立下り
に同期して上記復調器出力の所定期間をホールド
してキヤリアノイズを抑圧した出力を導出する抑
圧回路とを具備し、 上記抑圧回路は、上記復調器の出力に直列結合
されたサンプルホールドスイツチ及びこのスイツ
チの出力に結合されたホールドコンデンサと、上
記サンプルホールドスイツチをオンオフするため
のサンプルホールドパルスを発生するパルス発生
回路とを具備し、上記パルス発生回路は、上記キ
ヤリアパルスの立上り及び立下りに応答して上記
サンプルホールドスイツチを所定期間オフにする
パルスを発生し、上記オフ期間には上記サンプル
ホールドコンデンサに蓄えられた前値情報が導出
されるようにし、 上記サンプルホールドスイツチは上記復調器の
出力にドレイン−ソースが直列結合されたFET
を備え、 上記FETをマルチプレツクス用スイツチとし
て用いるために上記FETのゲートに連らなる制
御入力端子を設けたことを特徴とする絶縁増巾
器。 ２ 上記パルス発生器は、上記キヤリアクロツク
の立上り位置において正極性微分パルスを発生す
る第１の微分回路と、この第１の微分回路の出力
に応答してオンとなつて上記FETをオフさせる
ためのホールドパルスを導出する第１のスイツチ
素子と、上記キヤリアクロツクの立下り位置にお
いて負極性微分パルスを発生する第２の微分回路
と、この第２の微分回路の出力に応答してオンと
なつて上記FETをオフさせるためのホールドパ
ルスを導出する第２のスイツチ素子とを夫々具備
することを特徴とする特許請求の範囲第１項に記
載の絶縁増巾器。 ３ 上記第１のスイツチ素子をトランジスタで構
成し、キヤリアクロツクの立上りにおける上記正
極性微分パルスでもつてこのトランジスタをオン
させて、上記FETのゲートを所定期間オフバイ
アスさせるようにすると共に、上記第２のスイツ
チ素子をダイオードで構成し、キヤリアクロツク
の立下りにおける上記負極性微分パルスでもつて
このダイオードをオンさせて上記FETのゲート
を所定期間オフバイアスさせるようにしたことを
特徴とする特許請求の範囲第２項に記載の絶縁増
巾器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168190A JPS6146604A (ja) | 1984-08-10 | 1984-08-10 | 絶縁増巾器 |
| US06/736,653 US4608541A (en) | 1984-08-10 | 1985-05-21 | Isolation amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59168190A JPS6146604A (ja) | 1984-08-10 | 1984-08-10 | 絶縁増巾器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6146604A JPS6146604A (ja) | 1986-03-06 |
| JPH0370929B2 true JPH0370929B2 (ja) | 1991-11-11 |
Family
ID=15863451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59168190A Granted JPS6146604A (ja) | 1984-08-10 | 1984-08-10 | 絶縁増巾器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146604A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105766A (ja) * | 1988-10-14 | 1990-04-18 | Murata Mfg Co Ltd | 電磁結合装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4966336U (ja) * | 1972-09-25 | 1974-06-10 |
-
1984
- 1984-08-10 JP JP59168190A patent/JPS6146604A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6146604A (ja) | 1986-03-06 |
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