JPH0370935B2 - - Google Patents
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- JPH0370935B2 JPH0370935B2 JP58196774A JP19677483A JPH0370935B2 JP H0370935 B2 JPH0370935 B2 JP H0370935B2 JP 58196774 A JP58196774 A JP 58196774A JP 19677483 A JP19677483 A JP 19677483A JP H0370935 B2 JPH0370935 B2 JP H0370935B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
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Description
【発明の詳細な説明】
本発明は、入力信号の周波数を1/2倍の周波数
の信号に変換する分周回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a frequency divider circuit that converts the frequency of an input signal into a signal with half the frequency.
この種の分周回路の内、ECL（エミツタ・カツ
プルド・ロジツク）マスター・スレーブ型の分周
回路は、第１図に示す回路構成であつた。 Among these types of frequency divider circuits, an ECL (emitter coupled logic) master-slave type frequency divider circuit has the circuit configuration shown in FIG.
この回路は、正相入力端子１と逆相入力端子２
に印加する２相クロツク信号に応じて、トランジ
スタ３と４、トランジスタ５と６を差動的にオ
ン・オフさせるものである。そして、トランジス
タ３と４がオフでトランジスタ５と６がオンの時
に、トランジスタ９〜１２をオフさせて不動作に
すると共に、トランジスタ７，８，１３，１４を
オン或いはオフにさせ、またトランジスタ５と６
がオフでトランジスタ３と４がオンの時に、トラ
ンジスタ７，８，１３，１４をオフさせて不動作
にすると共に、トランジスタ９〜１２をオン或い
はオフにさせる。そして、トランジスタ１３と１
４はトランジスタ７と８に制御され、トランジス
タ９と１０はトランジスタ１１と１２に制御され
るようにしている。また、トランジスタ９と１０
はトランジスタ７と８にそのオン・オフ状態を１
クロツク遅れて伝達し、トランジスタ１３と１４
はそのオン・オフ状態をトランジスタ１１と１２
に１クロツク遅れて伝達する。このようにして、
出力端子１５，１６に入力端子１，２に印加する
信号の1/2の周波数の信号を出力させるにしたも
のである。 This circuit consists of a positive phase input terminal 1 and a negative phase input terminal 2.
Transistors 3 and 4 and transistors 5 and 6 are differentially turned on and off in response to a two-phase clock signal applied to the two-phase clock signal. Then, when transistors 3 and 4 are off and transistors 5 and 6 are on, transistors 9 to 12 are turned off and rendered inoperable, transistors 7, 8, 13, and 14 are turned on or off, and transistor 5 is turned off. and 6
When is off and transistors 3 and 4 are on, transistors 7, 8, 13, and 14 are turned off and rendered inoperable, and transistors 9 to 12 are turned on or off. And transistors 13 and 1
4 is controlled by transistors 7 and 8, and transistors 9 and 10 are controlled by transistors 11 and 12. Also, transistors 9 and 10
sets the on/off state of transistors 7 and 8 to 1
Transmitted with a clock delay, transistors 13 and 14
is the on/off state of transistors 11 and 12
The signal is transmitted with a delay of one clock. In this way,
The output terminals 15 and 16 are configured to output a signal having a frequency that is half the frequency of the signal applied to the input terminals 1 and 2.
ところが、この回路は、４個の負荷抵抗１７〜
２０が必要であり、トランジスタも合計で12個も
必要で、非常に素子数が多く、また定電流源を符
号２１，２２で示すように２個必要としている。
更に、この回路は電源端子２３と接地間に、負荷
抵抗に直列接続される素子はトランジスタ２個と
定電流源であり、その定電流源が１個のトランジ
スタで成るとしても、最低３個のトランジスタが
直列に接続されることになり、出力振幅を大きく
とることができない。 However, this circuit has four load resistors 17~
20 and a total of 12 transistors are required, which is a very large number of elements, and two constant current sources are required as shown by numerals 21 and 22.
Furthermore, in this circuit, the elements connected in series with the load resistor between the power supply terminal 23 and the ground are two transistors and a constant current source, and even if the constant current source consists of one transistor, at least three Since the transistors are connected in series, the output amplitude cannot be increased.
本発明は斯かる点に鑑みて成されたもので、そ
の目的は、素子数を少なくし、定電流源も１個で
済み、出力振幅も大きくすることができるように
した分周回路を提供することである。 The present invention has been made in view of these points, and its purpose is to provide a frequency divider circuit that can reduce the number of elements, only need one constant current source, and can increase the output amplitude. It is to be.
以下、本発明の実施例について説明する。第２
図はその一実施例の分周回路を示すもので、３１
は２個のコレクタＣ１，Ｃ２を有し、正相入力端
子１からの信号をベースに入力するPNP型のト
ランジスタ、３２も２個のコレクタＣ１，Ｃ２を
有し、逆相入力端子２からの信号をベースに入力
するPNP型のトランジスタで、これらトランジ
スタ３１と３２はそのエミツタが定電流源３３に
共通接続されている。 Examples of the present invention will be described below. Second
The figure shows a frequency dividing circuit of one embodiment.
is a PNP type transistor that has two collectors C1 and C2 and inputs the signal from the positive phase input terminal 1 to its base, and 32 also has two collectors C1 and C2 and inputs the signal from the negative phase input terminal 2. These transistors 31 and 32 are PNP type transistors into which signals are inputted at their bases, and their emitters are commonly connected to a constant current source 33.
３４，３５は３個のコレクタＣ１〜Ｃ３を各々
有するNPN型のトランジスタで、上記トランジ
スタ３１のコレクタからの出力をベースに受けて
フリツプ・フロツプ動作するよう接続されてい
る。即ちこのトランジスタ３４，３５はトランジ
スタ３１がオフの時にはオフとなり、トランジス
タ３１がオンすると、いずれか一方のみがオンす
るようにコレクタＣ１と相手トランジスタのベー
スがクロス接続されたフリツプ・フロツプ構成と
なつている。 Reference numerals 34 and 35 denote NPN type transistors each having three collectors C1 to C3, which are connected to receive the output from the collector of the transistor 31 at their bases for flip-flop operation. That is, the transistors 34 and 35 are in a flip-flop configuration in which the collector C1 and the base of the other transistor are cross-connected so that when the transistor 31 is off, the transistors 34 and 35 are off, and when the transistor 31 is on, only one of them is turned on. There is.
３６，３７も３個のコレクタＣ１〜Ｃ３を各々
有するNPN型のトランジスタで、上記トランジ
スタ３２のコレクタからの出力をベースに受けて
フリツプ・フロツプ動作するよう接続されてい
る。即ちこのトランジスタ３６，３７はトランジ
スタ３２がオフの時にはオフとなり、トランジス
タ３２がオンすると、いずれか一方のみがオンす
るようにコレクタＣ１と相手トランジスタのベー
スがクロス接続されたフリツプ・フロツプ構成と
なつている。 36 and 37 are also NPN type transistors each having three collectors C1 to C3, and are connected to receive the output from the collector of the transistor 32 at their bases for flip-flop operation. In other words, the transistors 36 and 37 are in a flip-flop configuration in which the collector C1 and the base of the other transistor are cross-connected so that when the transistor 32 is off, only one of them is turned on. There is.
そして、トランジスタ３４はそのオン・オフ状
態を次のクロツク到来時にそのコレクタＣ３から
トランジスタ３７に反転して伝達し、このトラン
ジスタ３７はそのオン・オフ状態を次のクロツク
到来時にそのコレクタＣ３からトランジスタ３５
に反転して伝達し、このトランジスタ３５はその
オン・オフ状態を次のクロツク到来時にそのコレ
クタＣ３からトランジスタ３６に反転して伝達
し、このトランジスタ３６はそのオン・オフ状態
を次のクロツク到来時に反転してそのコレクタＣ
３からトランジスタ３４に伝達するように、各々
のコレクタＣ３からベースに接続されている。 Then, the transistor 34 inverts and transmits the on/off state from its collector C3 to the transistor 37 when the next clock arrives, and this transistor 37 transmits the on/off state from its collector C3 to the transistor 35 when the next clock arrives.
This transistor 35 inverts and transmits its on/off state from its collector C3 to the transistor 36 when the next clock arrives, and this transistor 36 inverts and transmits its on/off state when the next clock arrives. Flip that collector C
3 to the transistor 34, each collector is connected to the base of the transistor 34.
各トランジスタ３４〜３７のコレクタＣ２は出
力用で、トランジスタ３５と３６のコレクタＣ２
が正相出力端子１５に接続され、またトランジス
タ３４と３７のコレクタＣ２が逆相出力端子１６
に接続されている。 The collector C2 of each transistor 34 to 37 is for output, and the collector C2 of transistors 35 and 36 is for output.
is connected to the positive phase output terminal 15, and the collectors C2 of the transistors 34 and 37 are connected to the negative phase output terminal 16.
It is connected to the.
即ち、正相出力端子１５は、トランジスタ３５
と３６の両コレクタＣ２のアンド出力を受け、ま
た逆相出力端子１６はトランジスタ３４と３７の
両コレクタＣ２のアンド出力を受けるよう接続さ
れている。３８，３９は負荷抵抗である。 That is, the positive phase output terminal 15 is connected to the transistor 35.
and 36, and the reverse phase output terminal 16 is connected to receive the AND output of both collectors C2 of transistors 34 and 37. 38 and 39 are load resistances.
以上において、正相入力端子１がＬレベル、逆
相入力端子２がＨレベルとなると、トランジスタ
３１がオン、トランジスタ３２がオフする。この
時、トランジスタ３６，３７はオフする。また、
ここで、トランジスタ３１のコレクタ出力を受け
て、トランジスタ３４がオン、トランジスタ３５
がオフしたとする。（第３図）
次に正相入力端子１がＨレベル、逆相入力端子
２がＬベレルに変わると、トランジスタ３１がオ
フ、トランジスタ３２がオンするので、トランジ
スタ３４，３５はオフする。また、トランジスタ
３５がオフ→オフと変わらないので、切り替わり
時点でもそのトランジスタ３５のコレクタＣ３に
はトランジスタ３２のコレクタＣ２からの電流は
流れず、トランジスタ３６のベースに流れる。一
方、トランジスタ３４はオン→オフと変化するの
で、その変化完了前に、そのトランジスタ３４の
コレクタＣ３にはトランジスタ３２のコレクタＣ
１からの電流が瞬時流れ、よつてトランジスタ３
７のベースに流れる電流はトランジスタ３６のベ
ースに流れる電流より少ない。よつてトランジス
タ３６と３７のベース電流に差が生じ、トランジ
スタ３６が最初にオンし始め、次にトランジスタ
３７がオンし始める。しかし、トランジスタ３６
がより深くオンすると、そのコレクタＣ１の電位
が下がるので、トランジスタ３２のコレクタＣ１
からの電流がトランジスタ３６のコレクタＣ１に
流れ、トランジスタ３７のベースには流れなくな
る。従つて、そのトランジスタ３７はオフする。
即ち、トランジスタ３６がオン、トランジスタ３
７がオフの状態となる。（第３図）
次に正相入力端子１がＬレベル、逆相入力端子
２がＨレベルに変わると、トランジスタ３２がオ
フ、トランジスタ３１がオンとなる。よつてトラ
ンジスタ３６，３７はオフとなる。この時、トラ
ンジスタ３７はオフ→オフと変わらないので、そ
のコレクタＣ３の出力を受けるトランジスタ３５
がオン、またトランジスタ３６はオン→オフと変
わるので、そのコレクタＣ３の出力を受けるトラ
ンジスタ３４はオフとなる。（第３図）
次に正相入力端子１がＨレベル、逆相入力端子
２がＬレベルに変わると、トランジスタ３１がオ
フ、トランジスタ３２がオンとなる。よつてトラ
ンジスタ３４，３５はオフとなる。この時、トラ
ンジスタ３４はオフ→オフと変わらないので、そ
のコレクタＣ３の出力を受けるトランジスタ３７
がオン、またトランジスタ３６はオン→オフと変
わるので、そのコレクタＣ３の出力を受けるトラ
ンジスタ３６はオフとなる。（第３図）
次に正相入力端子１がＬレベル、逆相入力端子
２がＨレベルに変わると、トランジスタ３２がオ
フ、トランジスタ３１がオンとなる。よつてトラ
ンジスタ３６，３７はオフとなる。この時、トラ
ンジスタ３６はオフ→オフと変わらないので、そ
のコレクタＣ３の出力を受けるトランジスタ３４
がオン、またトランジスタ３７はオン→オフと変
わるので、そのコレクタＣ３の出力を受けるトラ
ンジスタ３５はオフとなる。（第３図）
以下、同様に各トランジスタがオン・オフを繰
り返し、第３図，，，…のように進む。 In the above, when the positive phase input terminal 1 becomes L level and the negative phase input terminal 2 becomes H level, the transistor 31 is turned on and the transistor 32 is turned off. At this time, transistors 36 and 37 are turned off. Also,
Here, in response to the collector output of the transistor 31, the transistor 34 is turned on, and the transistor 35 is turned on.
Suppose that it is turned off. (FIG. 3) Next, when the positive phase input terminal 1 changes to the H level and the negative phase input terminal 2 changes to the L level, the transistor 31 is turned off and the transistor 32 is turned on, so that the transistors 34 and 35 are turned off. Further, since the transistor 35 does not change from off to off, the current from the collector C2 of the transistor 32 does not flow to the collector C3 of the transistor 35 at the time of switching, but flows to the base of the transistor 36. On the other hand, since the transistor 34 changes from on to off, the collector C3 of the transistor 34 is connected to the collector C3 of the transistor 32 before the change is completed.
1 flows instantaneously, and therefore transistor 3
The current flowing into the base of transistor 7 is less than the current flowing into the base of transistor 36. Thus, a difference occurs in the base currents of transistors 36 and 37, and transistor 36 begins to turn on first, followed by transistor 37. However, transistor 36
When turned on more deeply, the potential of its collector C1 decreases, so that the collector C1 of the transistor 32
Current flows into the collector C1 of the transistor 36 and no longer flows into the base of the transistor 37. Therefore, that transistor 37 is turned off.
That is, transistor 36 is on and transistor 3 is on.
7 is in the off state. (FIG. 3) Next, when the positive phase input terminal 1 changes to the L level and the negative phase input terminal 2 changes to the H level, the transistor 32 is turned off and the transistor 31 is turned on. Therefore, transistors 36 and 37 are turned off. At this time, the transistor 37 does not change from off to off, so the transistor 35 receives the output from the collector C3.
is on, and since the transistor 36 changes from on to off, the transistor 34 receiving the output from its collector C3 is turned off. (FIG. 3) Next, when the positive phase input terminal 1 changes to the H level and the negative phase input terminal 2 changes to the L level, the transistor 31 is turned off and the transistor 32 is turned on. Therefore, transistors 34 and 35 are turned off. At this time, the transistor 34 does not change from off to off, so the transistor 37 receives the output from the collector C3.
is on, and since the transistor 36 changes from on to off, the transistor 36 that receives the output from its collector C3 is turned off. (FIG. 3) Next, when the positive phase input terminal 1 changes to the L level and the negative phase input terminal 2 changes to the H level, the transistor 32 is turned off and the transistor 31 is turned on. Therefore, transistors 36 and 37 are turned off. At this time, since the transistor 36 does not change from off to off, the transistor 34 receives the output from the collector C3.
is on, and since the transistor 37 changes from on to off, the transistor 35 that receives the output from its collector C3 is turned off. (Fig. 3) Thereafter, each transistor is similarly turned on and off, and the process progresses as shown in Fig. 3.
正相出力端子１５はトランジスタ３５，３６の
コレクタＣ２の電位をアンド・ゲート的に受けて
いるので、その両トランジスタ３５，３６がオフ
の時Ｈレベル、いずれもオン或いはいずれかオン
の時にはＬレベルとなる。また、逆相出力端子１
６はトランジスタ３４，３７のコレクタＣ３の電
位をアンド・ゲート的に受けているので、その両
トランジスタ３４，３７がオフの時にＨレベル、
いずれもオン或いはいずれかオンの時にはＬレベ
ルとなる。 Since the positive phase output terminal 15 receives the potential of the collector C2 of the transistors 35 and 36 in an AND-gate manner, it is at H level when both transistors 35 and 36 are off, and is at L level when both of them are on or either one is on. becomes. In addition, the negative phase output terminal 1
6 receives the potential of the collector C3 of the transistors 34 and 37 in an AND gate manner, so when both transistors 34 and 37 are off, it is at H level.
When all or any of them are on, the level becomes L level.
従つて、正相出力端子１５及び逆相出力端子１
６には、正相入力端子１及び逆相入力端子２に入
力するコロツクと同一の１／２デユーテイ比で２
倍のパルス幅を持つクロツク、即ち1/2の周波数
のクロツクが出力する。 Therefore, the positive phase output terminal 15 and the negative phase output terminal 1
6 has the same 1/2 duty ratio as the clock input to the positive phase input terminal 1 and negative phase input terminal 2.
A clock with twice the pulse width, ie, a clock with half the frequency, is output.
また、この回路は、電源端子２３と接地間に
は、負荷抵抗に直列接続されるトランジスタは１
個であるので、出力振幅を大きくとることができ
る。 Further, in this circuit, there is one transistor connected in series with the load resistor between the power supply terminal 23 and the ground.
Therefore, the output amplitude can be increased.
なお、上記した実施例において、２個のコレク
タを有するトランジスタ３１，３２は１個のコレ
クタのものを使用し、このコレクタにダイオード
を接続してコレクタ出力を分けることができる。
また３個のコレクタを有するトランジスタについ
ても同様である。 In the above embodiment, the transistors 31 and 32 having two collectors each have one collector, and a diode can be connected to this collector to separate the collector outputs.
The same applies to a transistor having three collectors.
以上のように、本発明の分周回路によれば、最
低限必要な素子として、トランジスタは６個、定
電流源は１個、負荷抵抗は２個と極めて少ない素
子で済ませることができる。また、出力振幅を大
きくすることもできる。 As described above, according to the frequency dividing circuit of the present invention, the minimum required elements can be six transistors, one constant current source, and two load resistors, which are extremely small. Furthermore, the output amplitude can also be increased.
第１図は従来の分周回路の回路図、第２図は本
発明の一実施例の分周回路の回路図、第３図は第
２図の回路のタイミング・チヤートである。
１……正相入力端子、２……逆相入力端子、１
５……正相出力端子、１６……逆相出力端子、３
１，３２，３４〜３７……トランジスタ、３３…
…定電流源、３８，３９……負荷抵抗。
FIG. 1 is a circuit diagram of a conventional frequency divider circuit, FIG. 2 is a circuit diagram of a frequency divider circuit according to an embodiment of the present invention, and FIG. 3 is a timing chart of the circuit shown in FIG. 2. 1... Positive phase input terminal, 2... Negative phase input terminal, 1
5... Positive phase output terminal, 16... Negative phase output terminal, 3
1, 32, 34-37...transistor, 33...
...constant current source, 38, 39...load resistance.
Claims (1)
のコレクタ出力部が相手のトランジスタのベース
にクロス接続され、エミツタが共通接地された第
１及び第２のトランジスタと、 各々３個のコレクタ出力部を有し、その第１の
コレクタ出力部が相手のトランジスタのベースに
クロス接続され、エミツタが共通接地された第３
及び第４のトランジスタと、 ２個のコレクタ出力部を有し、ベースに正相入
力端子が接続され、該各コレクタ出力部の出力を
上記第１及び第２のトランジスタのベースに各別
に供給する第５のトランジスタと、 ２個のコレクタ出力部を有し、ベースに逆相入
力端子が接続され、該各コレクタ出力部の出力を
上記第３及び第４のトランジスタのベースに各別
に供給し、エミツタが上記第５のトランジスタの
エミツタと共通に定電流源に接続された第６のト
ランジスタとを具備し、 上記第１及び第４のトランジスタの第２のコレ
クタ出力部が共通に正相出力端子及び第１の負荷
抵抗に接続され、 上記第２及び第３のトランジスタの第２のコレ
クタ出力部が共通に逆相出力端子及び第２の負荷
抵抗に接続され、 上記第１のトランジスタの第３のコレクタ出力
部が上記第４のトランジスタのベースに接続さ
れ、上記第２のトランジスタの第３のコレクタ出
力部が上記第３のトランジスタのベースに接続さ
れ、上記第３のトランジスタの第３のコレクタ出
力部が上記第１のトランジスタのベースに接続さ
れ、上記第４のトランジスタの第３のコレクタ出
力部が上記第２のトランジスタのベースに接続さ
れて成ることを特徴とする分周回路。[Claims] 1. Each collector output section has three collector output sections, and the first
The collector output section of the transistor is cross-connected to the base of the other transistor, and the emitters are commonly grounded. A third transistor is cross-connected to the bases of the transistors, and the emitters are commonly grounded.
and a fourth transistor, having two collector output sections, a positive phase input terminal is connected to the base, and the output of each of the collector output sections is separately supplied to the bases of the first and second transistors. a fifth transistor, having two collector output sections, a reverse phase input terminal being connected to the base, and supplying the output of each of the collector output sections to the bases of the third and fourth transistors, respectively; a sixth transistor whose emitter is connected to a constant current source in common with the emitter of the fifth transistor; second collector output portions of the first and fourth transistors are commonly connected to a positive phase output terminal; and a first load resistor, second collector outputs of the second and third transistors are commonly connected to a negative phase output terminal and a second load resistor, and a third collector output of the first transistor A collector output of the second transistor is connected to the base of the fourth transistor, a third collector output of the second transistor is connected to the base of the third transistor, and a third collector of the third transistor is connected to the base of the fourth transistor. A frequency dividing circuit characterized in that an output section is connected to the base of the first transistor, and a third collector output section of the fourth transistor is connected to the base of the second transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196774A JPS6089128A (en) | 1983-10-20 | 1983-10-20 | Frequency division circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58196774A JPS6089128A (en) | 1983-10-20 | 1983-10-20 | Frequency division circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089128A JPS6089128A (en) | 1985-05-20 |
| JPH0370935B2 true JPH0370935B2 (en) | 1991-11-11 |
Family
ID=16363403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58196774A Granted JPS6089128A (en) | 1983-10-20 | 1983-10-20 | Frequency division circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089128A (en) |
-
1983
- 1983-10-20 JP JP58196774A patent/JPS6089128A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089128A (en) | 1985-05-20 |
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