JPS6089128A - Frequency division circuit - Google Patents

Frequency division circuit

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JPS6089128A
JPS6089128A JP58196774A JP19677483A JPS6089128A JP S6089128 A JPS6089128 A JP S6089128A JP 58196774 A JP58196774 A JP 58196774A JP 19677483 A JP19677483 A JP 19677483A JP S6089128 A JPS6089128 A JP S6089128A
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Abstract

PURPOSE:To reduce number of elements and to expand an output amplitude by constituting a circuit converting a signal into a signal having a half frequency so that its output terminal receives a potential of a collector of a transistor (TR) in a way of an AND gate. CONSTITUTION:A non-inverting output terminal 15 receives a potential of the collector C2 of TRs 35, 36 in a manner of AND gate and an inverting output terminal 16 receives a potential of a collector C3 of TRs 34, 37 in a manner of AND gate. Thus, a clock having a double pulse width and the same 1/2 duty ratio as the clock inputted to a non-inverting input terminal 1 and an inverting input terminal 2, i.e., a clock of a half frequency is outputted to the non-inverting output terminal 15 and the inverting output terminal 16.

Description

【発明の詳細な説明】 本発明は、人力信号の周波数を２倍の周波数の信号に変
換する分周回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a frequency dividing circuit that converts the frequency of a human input signal into a signal with twice the frequency.

この種の分周回路の内、１．ＥＣＬ（エミッタ・カソプ
ルト・１：Ｉシック）マスター・スレーブ型の分周回路
は、第１図に月くずＩ」旧洛構成であった。Among this type of frequency dividing circuit, 1. The ECL (emitter-casopluto-1:I thick) master-slave type frequency divider circuit was of the old Raku configuration shown in Figure 1.

この回１／８は、正相入力端子１と逆相入力端子２に印
加する２相りＬｌツク信号に応じて、トランジスタ３と
４、トランジスタ５と６を差動的にオン、オフさせるも
のである。そして、トランジスタ３と４がオフでトラン
ジスタ５と６がオンの１１．−１ｊに、トランジスタ９
〜Ｉ２をオフさせて不動作にすると共に、トランジスタ
７、）（，１３、■４をオン或いはオフにさせ、またト
ランジスタ５と６がオフでトランジスタ３と４がオンの
時に、トランジスタ７．８．１３．１４をオフさせて不
動作にすると共に、Ｉ・ランジスク９〜１２をオン或い
ばオフにさ−ｌる。そし°Ｃ１］・ランジスタ１３と１
４は１−ランジスタフと８に制御され、トランジスタ９
と１０はトランジスタ１１と１２に制御されるようにし
“（いる。また、トランジスタ９と１０はトランジスタ
７と８にそのオン・オフ状態を１クロツク遅れて伝達し
、１−ランジスタ１３と１４ばそのオン・オフ状態をト
ランジスタ１１と１２に１クロツク遅れて伝達する。こ
のようにして、出力端子■５．１６に入力端子１．２に
印加する信列の２の周波数の信号を出力さ・ｌるにした
ものである。In this 1/8th cycle, transistors 3 and 4 and transistors 5 and 6 are turned on and off differentially in response to the two-phase L/L switch signal applied to the positive phase input terminal 1 and the negative phase input terminal 2. It is. Then, 11. transistors 3 and 4 are off and transistors 5 and 6 are on. -1j, transistor 9
~ I2 is turned off to make it inoperative, and transistors 7, ) (, 13, ■4 are turned on or off, and when transistors 5 and 6 are off and transistors 3 and 4 are on, .13.14 is turned off to make it inoperable, and I-ranjiskus 9 to 12 are turned on or off.
4 is controlled by 1-Langistav and 8, transistor 9
and 10 are controlled by transistors 11 and 12. Also, transistors 9 and 10 transmit their on/off states to transistors 7 and 8 with a one-clock delay, and transistors 13 and 14 The on/off state is transmitted to transistors 11 and 12 with a delay of one clock.In this way, a signal of frequency 2 of the signal train applied to input terminal 1.2 is output to output terminal 5.16. It was made in 1995.

ところが、この回路は、４個の負前抵抗１７〜２０が必
要であり、トランジスタも合ｉ１で１２１１ＡＩも必要
で、非密に素子数が多く、また定電流源を符号２１．２
２で示ずように２個必要としている。However, this circuit requires four negative front resistors 17 to 20, and a total of 1211 AI transistors.
As shown in 2, two are required.

更に、この回路は電源端子２３と接地間に、負荷抵抗に
直列接続される素子はトランジスタ２個と定電流源であ
り、その定電流源がｌ　（１，’ｉｌのトランジスタで
成るとしても、最低３１１（１１のトランジスタが直列
に接続されることになり、出力振幅を大きくとることが
できない。Furthermore, in this circuit, the elements connected in series with the load resistor between the power supply terminal 23 and the ground are two transistors and a constant current source, and even if the constant current source consists of transistors l (1, 'il), At least 311 (11 transistors) are connected in series, making it impossible to obtain a large output amplitude.

本発明は斯かる点に鑑みて成されたもので、その目的は
、素子数を少なくし、定電流源もｌ　Ｉｆｆ、Ｉで済み
、出力振幅も大きくすることができるようにした分周回
路を提供することである。The present invention has been made in view of these points, and its purpose is to provide a frequency divider circuit that can reduce the number of elements, require only a constant current source, and increase the output amplitude. The goal is to provide the following.

以下、本発明の実施例について説明する。第２図はその
一実施例の分周回１ｍを示すもので、３１は２個のコレ
クタＣ１、Ｃ２４有し、正相人力α１１１子１からの信
号をベースに入力するＰＮＰ型の１−ランジスタ、３２
も２１１ＭのコレクタＣ１、Ｃ２を有し、逆相人力幅１
子２からの信号を−・−スに人力するＰ　Ｎ　Ｉ）型の
トランジスタで、これらトランジスタ３１と３２はその
エミッタが定電流源３３に共通接続されている。Examples of the present invention will be described below. FIG. 2 shows a frequency division frequency of 1 m in one embodiment, and 31 is a PNP type 1-transistor which has two collectors C1 and C24 and inputs the signal from positive phase human power α111 as a base; 32
It also has collectors C1 and C2 of 211M, and the reverse phase width is 1.
The emitters of these transistors 31 and 32 are commonly connected to a constant current source 33.

３４．３５は３１１１１１の−Ｊコレクタ１へＣ３を各
々有するＮ　Ｉ）　Ｎ型のトランジスタで、上記トラン
ジスタ３１のコレクタからの出力をベースに受けてフリ
ップ・フロップ動作するよう接続されている。34 and 35 are N type transistors each having C3 to -J collector 1 of 311111, and are connected to operate as a flip-flop by receiving the output from the collector of the transistor 31 at its base.

即ぢごのＩ・ランジスタ３４．３５はトランジスタ３１
がオフの時にはオフとなり、トランジスタ３１力くオン
すると、いずれか−力のめがオンするようにコレクタＣ
１と相手トランジスタのベースがクロス接続されたフリ
ップ・フ１ニドノブ４１．’ｉ成となっている。Immediately I transistor 34 and 35 are transistors 31
When the transistor 31 is turned off, it is turned off, and when the transistor 31 is turned on, either of the collector C
1 and the base of the other transistor are cross-connected to the flip flip knob 41. 'i has become established.

３６．３７も３１１ＭのコレクタＣ１〜Ｃ３を各々有す
るＮ　Ｉ）　Ｎ型のトランジスタで、上記トランジスタ
３２のコレクタからの出力をベースに受りてフリップ・
フロップ動作するよう接続されている。36.37 is also an N type transistor, each having collectors C1 to C3 of 311M.
Connected to operate as a flop.

即ちこのトランジスタ３６．３７はトランジスタ３２が
オフの時にはオフとなり、トランジスタ３２がオンする
と、いずれか一方のみがオンするようにコレクタＣ１と
相手トランジスタのベースがクロス接続されたフリップ
・フロップ構成となっている。That is, the transistors 36 and 37 are turned off when the transistor 32 is turned off, and have a flip-flop configuration in which the collector C1 and the base of the other transistor are cross-connected so that only one of them is turned on when the transistor 32 is turned on. There is.

そして、トランジスタ３４はそのオン・オフ状態を次の
クロック到来時にそのコレクタＣ３からトランジスタ３
７に反転して伝達し、このＩ・ランシスタ３７はそのオ
ン・オフ状態を次のクロック到来時にそのコレクタＣ３
からトランジスタ３５に反転して伝達し、このトランジ
スタ３５はそのオン・オフ状態を次のクロック到来時に
そのコレクタＣ３からトランジスタ３６に反転して伝達
し、このトランジスタ３６はそのオン・オフ状態を次の
クロック到来時に反転してそのクロックＣ３からトラン
ジスタ３４に伝達するように、各々のコレクタＣ３から
ベースに接続されている。Then, the transistor 34 changes its on/off state from its collector C3 to the transistor 3 when the next clock arrives.
7, and this I-run transistor 37 transfers its on/off state to its collector C3 when the next clock arrives.
This transistor 35 inverts and transmits the on/off state from its collector C3 to the transistor 36 when the next clock arrives, and this transistor 36 transmits the on/off state to the next clock. Each collector C3 is connected to the base so that when a clock arrives, the clock C3 is inverted and transmitted from the clock C3 to the transistor 34.

各トランジスタ３４〜３７のコレクタＣ２は出力用で、
トランジスタ３５と３６のコレクタＣ２が正相出力端子
１５に接続され、またトランジスタ３４と３７のコレク
タＣ２が逆相出力端子１６に接続されている。The collector C2 of each transistor 34 to 37 is for output,
Collectors C2 of transistors 35 and 36 are connected to positive phase output terminal 15, and collectors C2 of transistors 34 and 37 are connected to negative phase output terminal 16.

即ら、正相出力ｉ／Ｉｊ１１了Ｊ５は、トランジスタ３
５と３６の両コレクタＣ２のアンド出力を受け、また逆
相出力端子１Ｇはトランジスタ３４と３７の両コレクタ
Ｃ２のアン１′出力を受＆Ｊるよう接続されている。３
８．３９は負（ｉ：ｉ抵抗である。That is, the positive phase output i/Ij11 through J5 is the transistor 3.
The reverse phase output terminal 1G is connected to receive the AND output of the collectors C2 of the transistors 34 and 36, and the AND output of the collectors C2 of the transistors 34 and 37 is received. 3
8.39 is negative (i: i resistance.

以上において、正相入力端子１がＬレベル、逆相入力端
子２力月ルベルとなると、トランジスタ３１がオン、ト
ランジスタ３２がオフする。この時、トランジスタ３Ｇ
、３７はオフする。また、ここで、トランジスタ３Ｉの
−ｌコレクタ力を受番）て、トランジスタ３４がオン、
１−ランジスタ３５がオフしたとする。（第３ν１■） 次に正相人力（＞ｆｉｌ子１が１１レヘル、逆相入力端
子２がＬレベルに変わると、トランジスタ３１がオフ、
トランジスタ３２がオンするので、トランジスタ３４．
３５はオフする。また、］・トランジスタ５がオフ−オ
フと変わらないので、切り替わり時点でもそのトランジ
スタ３５のコレクタＣ３にはトランジスタ３２のコレク
タＣ２からの電流は流れず、トランジスタ３Ｇのベース
に流れる。一方、トランジスタ３４はオンー十オフと変
化するので、その変化完了前に、そのトランジスタ３４
のコレクタＣ３にはトランジスタ３２のコレクタＣ１か
らの電流が瞬時流れ、よってトランジスタ３７のベース
に流れる電流はトランジスタ３６のベースに流れる電流
より少ない。よってトランジスタ３６と３７のベース電
流に差が生じ、トランジスタ３Ｇが最初にオンし始め、
次にトランジスタ３７がオンし始める。しかし、１〜ラ
ンジスタ３６がより深くオンすると、そのコレクタＣ１
の電位が下がるので、トランジスタ３２のコレクタＣ■
からの電流がトランジスタ３６のコレクタＣ１に流れ、
トランジスタ３７のベースには流れなくなる。従７て、
そのトランジスタ３７はオフする。即ら、トランジスタ
３６がオン、トランジスタ３７がオフの状態となる。（
第３図■） 次に正相入力端子１がＬレベル、逆相入力端子２が１ル
ベルに変わると、トランジスタ３２がオフ、トランジス
タ３１がオンとなる。よってトランジスタ３６．３７は
オフとなる。この時、トランジスタ３７はオフ−オフと
変わらないので、そのコレクタＣ３の出力を受りるトラ
ンジスタ３５がオン、またトランジスタ３６はオン−オ
フと変わるので、そのコレクタＣ３の出力を受けるトラ
ンジスタ３４はオフとなる。（第３図■）次に正相人力
α（：’ｌ−（川が！ルベル、逆相入力端子２がＬレベ
ルに変わると、ｌ・ランジスタ３１がオフ、トランジス
タ；３２がオンとなる。よって１ランジスタ３４．３５
はオフとなる。この時、トランジスタ３４はオフ−オフ
と変わらないので、そのコレクタＣ３の出力を受りるＩ
・ランジスタ３７がオン、またトランジスタ３６はオン
−・オフと変わるので、そのコレクタＣ３の出力を受け
るトランジスタ３６はオフとなる。（第３図■）次に正
相入力端子ｌがＬレベル、逆相入力端子２がＨレベルに
変わると、トランジスタ３２がオフ、トランジスタ３１
がオンとなる。よってトランジスタ３６．３７はオフと
なる。この時、トランジスタ３６はオフ−オフと変わら
ないので、そのコレクタＣ３の出力を受けるトランジス
タ３４がオン、またトランジスタ３７はオン−オフと変
わるので、そのコレクタＣ３の出力を受けるトランジス
タ３５はオフとなる。（第３図■）以下、同様に各トラ
ンジスタがオン・オフを繰り返し、第３図■、■、■・
・・のように進む。In the above, when the positive phase input terminal 1 is at the L level and the negative phase input terminal 2 is at the low level, the transistor 31 is turned on and the transistor 32 is turned off. At this time, transistor 3G
, 37 are turned off. Also, here, by receiving the -l collector power of the transistor 3I, the transistor 34 is turned on.
Assume that the 1-transistor 35 is turned off. (3rd ν1■) Next, when the positive phase input terminal (>filter 1 changes to 11 levels and the negative phase input terminal 2 changes to L level), the transistor 31 turns off.
Since transistor 32 is turned on, transistor 34 .
35 is off. Also, since the transistor 5 remains off-off, the current from the collector C2 of the transistor 32 does not flow into the collector C3 of the transistor 35 at the time of switching, but flows into the base of the transistor 3G. On the other hand, since the transistor 34 changes from on to off, the transistor 34
The current from the collector C1 of the transistor 32 momentarily flows into the collector C3 of the transistor 32, so that the current flowing to the base of the transistor 37 is smaller than the current flowing to the base of the transistor 36. Therefore, a difference occurs between the base currents of transistors 36 and 37, and transistor 3G starts to turn on first.
Next, transistor 37 begins to turn on. However, when transistor 36 turns on deeper, its collector C1
Since the potential of the collector C■ of the transistor 32 decreases,
current flows into the collector C1 of the transistor 36,
No current flows to the base of transistor 37. 7th,
That transistor 37 is turned off. That is, the transistor 36 is turned on and the transistor 37 is turned off. (
3) Next, when the positive phase input terminal 1 changes to L level and the negative phase input terminal 2 changes to 1 level, the transistor 32 turns off and the transistor 31 turns on. Therefore, transistors 36 and 37 are turned off. At this time, the transistor 37 does not change from off to off, so the transistor 35 that receives the output from its collector C3 is on, and the transistor 36 changes from on to off, so the transistor 34 that receives the output from its collector C3 is off. becomes. (Fig. 3 ■) Next, when the positive phase input terminal 2 changes to the L level, the transistor 31 turns off and the transistor 32 turns on. Therefore, 1 transistor is 34.35
is off. At this time, since the transistor 34 remains off-off, the I
- Since the transistor 37 is turned on and the transistor 36 changes between on and off, the transistor 36 that receives the output from its collector C3 is turned off. (Fig. 3 ■) Next, when the positive phase input terminal l changes to L level and the negative phase input terminal 2 changes to H level, transistor 32 is turned off and transistor 31 is turned off.
turns on. Therefore, transistors 36 and 37 are turned off. At this time, the transistor 36 does not change from off to off, so the transistor 34 that receives the output from its collector C3 is on, and the transistor 37 changes from on to off, so the transistor 35 that receives the output from its collector C3 is turned off. . (Fig. 3 ■) Thereafter, each transistor repeats on and off in the same way, and as shown in Fig. 3 ■, ■, ■,
Proceed as follows.

正相出力端子１５はトランジスタ３５．３６のコレクタ
Ｃ２の電位をアンド・ゲート的に受けているので、その
両トランジスタ３５．３６がオフの時Ｈレベル、いずれ
もオン或いはいずれかオンの時にはＬレベルとなる。ま
た、逆相出力端子１６はトランジスタ３４．３７のコレ
クタＣ３の電位をアンド・ゲート的に受けているので、
その両トランジスク３４．３７がオフの時にＩＩレベル
、いずれもオン或いはいずれかオンの時にはＬレベルと
なる。Since the positive phase output terminal 15 receives the potential of the collector C2 of the transistors 35 and 36 in an AND-gate manner, it is at H level when both transistors 35 and 36 are off, and at L level when either of them is on. becomes. In addition, since the negative phase output terminal 16 receives the potential of the collector C3 of the transistor 34.37 in an AND gate manner,
When both transistors 34 and 37 are off, the level is II, and when either or both transistors are on, the level is L.

従って、正相出力＆ｆ：Ｉ子Ｉ５及び逆相出力端子１６
には、正相入力αｉｉｌ　−７’　１及び逆相入力端子
２に入力するクロックと同一の２デユーテイ比で２倍の
パルス幅を持つり（］ツク、即ぢ２の周波数のクロック
が出力する。Therefore, positive phase output &f: I terminal I5 and negative phase output terminal 16
has the same 2 duty ratio and twice the pulse width as the clock input to the positive phase input αiil -7' 1 and the negative phase input terminal 2 (), so a clock with a frequency of 2 is output. .

また、この回１洛は、電源６１：ｌ　−ｊ’　２３と接
地間には、負荷抵抗に直列接続される１−ランジスクば
１個であるので、出力振幅を大きくとることができる。Further, in this case, since there is only one 1-range disk connected in series with the load resistor between the power supply 61:l-j' 23 and the ground, the output amplitude can be increased.

なお、上記した実施例において、２個のコレクタを有す
るトランジスタ３１．３２は１個のコレクタのものを使
用し、このコレクタにダイオ−１を接続し°（′Ｊコレ
クタ力を分りることができる。In the above embodiment, the transistors 31 and 32 having two collectors each have one collector, and diode 1 is connected to this collector so that the collector force can be determined as follows. .

また３１固のコレクタを自°する１−ランジスタについ
ても同様である。The same applies to a 1-transistor having a 31-pin collector.

以上のように、本発明の分周回路によれば、最低限必要
な素子として、トランジスタば６１１Ｍ、定電流源は１
個、負（：：Ｉ抵抗は２個と極めて少ない素子で済まゼ
ることができる。また、出力振＋ｈ’６を大きくするこ
ともできる。As described above, according to the frequency divider circuit of the present invention, the minimum required elements are a transistor of 611M and a constant current source of 1M.
The number of negative (::I) resistors can be reduced to two, which is extremely small.Also, the output swing +h'6 can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の分周回路の回１洛図、第２図は本発明の
一実施例の分周回路の回路図、第３図は第２図の回１１
ｆＩのタイミング・チャートである。 ■・・・正相入力端子、２・・・逆相入力端子、Ｉ５・
・・正相出力端子、１６・・・逆相出力端子、３１．３
２．３４〜３７・・・トランジスタ、３３・・・定電流
源、３８．３９・・・負荷抵抗。 特許出願人　新口本無線株式会社 代　理　人　弁理士　長尾當明 の　−１〜１　閥　閾　詰１ 深FIG. 1 is a circuit diagram of a conventional frequency divider circuit, FIG. 2 is a circuit diagram of a frequency divider circuit according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of a circuit of FIG.
It is a timing chart of fI. ■... Positive phase input terminal, 2... Negative phase input terminal, I5...
... Positive phase output terminal, 16... Negative phase output terminal, 31.3
2.34-37...transistor, 33...constant current source, 38.39...load resistance. Patent Applicant: Shinguchi Honmusen Co., Ltd. Agent: Patent Attorney: Tomei Nagao

Claims (1)

【特許請求の範囲】 （ｌ）、各々３個のコレクタ出力部を有し、その第１の
コレクタ出力部が相手のトランジスタのベースにクロス
接続され、エミッタが共通接地された第１及び第２のト
ランジスタと、 各々３個のコレクタ出力部を自し、その第１のコレクタ
出力部が相手のトランジスタのベースにクロス接続され
、エミッタが共通接地された第３及び第４のトランジス
タと、 ２個のコレクタ出力部を自し、ベースに上相入力端子が
接続され、該各コレクタ出力部の出力を上記第１及び第
２のトランジスタのベースに各別に供給する第５のトラ
ンジスタと、 ２１１Ｍのコレクタ出力部を自し、ベースに逆相人力η
１１１１子が接続され、該各コレクタ出力部の出力を上
記第３及び第４のトランジスクのベースに各別に供給し
、エミッタが２１−記第５のトランジスタのエミッタと
共通に定電流源に接続された第６の１ランジスタとを具
備し、 上記第１及び第４のトランジスタの第２のコレクタ出力
部が共通に正相出力端イ及び第１の負（ＷＪ低抵抗接続
され、 上記第２及び第３のトランジスタの第２のコレクタ出力
部が共通に逆相出力端子及び第２の負荷抵抗に接続され
、 上記第１のトランジスタの第３のコレクタ出力部が上記
第４のトランジスタのベースに接続され、上記第２のト
ランジスタの第３のコレクタ出力部が上記第３のベース
に接続され、上記第３のトランジスクの第３のコレクタ
出力部が」二記第１のトランジスタのベースに接続され
、上記第４のトランジスタのｇ４ｓ３のコレクタ出力部
が」二記第２のトランジスクのベースに接続されて成る
ことを特徴とする分周回路。[Claims] (l) first and second transistors each having three collector outputs, the first collector output of which is cross-connected to the base of the other transistor, and the emitters of which are commonly grounded; a third and a fourth transistor, each having three collector outputs, the first collector output of which is cross-connected to the base of the other transistor, and the emitters of which are commonly grounded; a fifth transistor having a collector output part thereof, a base thereof connected to an upper phase input terminal, and supplying the output of each collector output part to the bases of the first and second transistors, respectively; and a collector of 211M. The output part is self-contained, and the reverse phase human power η is used as the base.
11-11 is connected to supply the output of each collector output section to the bases of the third and fourth transistors respectively, and the emitter is connected to a constant current source in common with the emitter of the fifth transistor 21-. the second collector output portions of the first and fourth transistors are commonly connected to the positive phase output terminal A and the first negative (WJ low resistance); A second collector output of the third transistor is commonly connected to the negative phase output terminal and a second load resistor, and a third collector output of the first transistor is connected to the base of the fourth transistor. a third collector output of the second transistor is connected to the third base, a third collector output of the third transistor is connected to the base of the first transistor, A frequency dividing circuit characterized in that the collector output portion of g4s3 of the fourth transistor is connected to the base of the second transistor.
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