JPH0371247A - バッファ記憶制御装置 - Google Patents
バッファ記憶制御装置Info
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- JPH0371247A JPH0371247A JP1207716A JP20771689A JPH0371247A JP H0371247 A JPH0371247 A JP H0371247A JP 1207716 A JP1207716 A JP 1207716A JP 20771689 A JP20771689 A JP 20771689A JP H0371247 A JPH0371247 A JP H0371247A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、仮想記憶方式とバッファ記憶方式を採用した
電子計算機に係り、特に、そのバッファ記憶制御装置に
関する。
電子計算機に係り、特に、そのバッファ記憶制御装置に
関する。
［従来の技術］
近年の大型及び中型に類する電子計算機は、仮想記憶方
式とバッファ記憶方式を一般的に併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを可能とする方式であり、プログラマに
は実記憶上の実アドレスではなく仮想記憶上の仮想アド
レスが与えられる。一方、バッファ記憶方式は大容量で
はあるが演算速度に比較して低速な主記憶とのギャップ
を補うため中央処理装置と主記憶の間に高速小容量のバ
ッファ記憶を配して記憶階層を構成する方式である。
式とバッファ記憶方式を一般的に併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを可能とする方式であり、プログラマに
は実記憶上の実アドレスではなく仮想記憶上の仮想アド
レスが与えられる。一方、バッファ記憶方式は大容量で
はあるが演算速度に比較して低速な主記憶とのギャップ
を補うため中央処理装置と主記憶の間に高速小容量のバ
ッファ記憶を配して記憶階層を構成する方式である。
仮想記憶力式では、主記憶参照に先立って、仮想アドレ
スを実アドレスに変換する必要がある。
スを実アドレスに変換する必要がある。
仮想アドレスの実アドレスへの変換はプログラムが用意
した主記憶上のアドレス変換テーブルを参照して行うが
、毎回低速な主記憶を参照していたのではアドレス変換
のオーバヘッドが大きい。そこで−底生記憶を参照して
得た仮想アドレスと実アドレスの変換対を記憶しておく
アドレス変換バッファ（以下Ｔ Ｌ Ｂ ： Ｔｒａｎ
ｓｌａｔｉｏｎ ＬｏｃｋａｓｉｄｅＢｕｆｆｅｒと呼
ぶ）を配し、主記憶参照時に当該仮想アドレスがＴＬＢ
に存在するか否かチエツクし、存在する時（プログラム
の局所性によりこの確率が非常に高い）は高速に実アド
レスを得られるようにしている。
した主記憶上のアドレス変換テーブルを参照して行うが
、毎回低速な主記憶を参照していたのではアドレス変換
のオーバヘッドが大きい。そこで−底生記憶を参照して
得た仮想アドレスと実アドレスの変換対を記憶しておく
アドレス変換バッファ（以下Ｔ Ｌ Ｂ ： Ｔｒａｎ
ｓｌａｔｉｏｎ ＬｏｃｋａｓｉｄｅＢｕｆｆｅｒと呼
ぶ）を配し、主記憶参照時に当該仮想アドレスがＴＬＢ
に存在するか否かチエツクし、存在する時（プログラム
の局所性によりこの確率が非常に高い）は高速に実アド
レスを得られるようにしている。
バッファ記憶方式においては、バッファ記憶は主記憶の
一部の写しであるため、その対応関係を記憶するために
はバッファ・アドレス・アレイ（以下、Ｂ Ａ Ａ ：
Ｂｕｆｆｅｒ Ａｄｄｒｅｓｓ Ａｒｒａｙと呼ぶ）
が配されている。中央処理装置が仮想アドレスで主記憶
参照を起動すると、ＴＬＢにより変換された実アドレス
がＢＡＡに存在するか否かチエツクされ、存在する時（
プログラムの局所性によりこの確率が非常に高い）はバ
ッファ記憶から高速に該当データが読み出されて中央処
理装置に送られる。
一部の写しであるため、その対応関係を記憶するために
はバッファ・アドレス・アレイ（以下、Ｂ Ａ Ａ ：
Ｂｕｆｆｅｒ Ａｄｄｒｅｓｓ Ａｒｒａｙと呼ぶ）
が配されている。中央処理装置が仮想アドレスで主記憶
参照を起動すると、ＴＬＢにより変換された実アドレス
がＢＡＡに存在するか否かチエツクされ、存在する時（
プログラムの局所性によりこの確率が非常に高い）はバ
ッファ記憶から高速に該当データが読み出されて中央処
理装置に送られる。
以上の説明ではＴＬＢ、ＢＡＡの参照はシリアルに行わ
れる様に説明したが、処理の高速化の為にはパラレルに
参照することが必要である。この場合、仮想アドレスで
ＢＡＡが参照される。さらに正確に記述すれば仮想アド
レス内の実アドレス部（ページ内アドレス）でＢＡＡが
参照されるようになっている。なお、主記憶とバッファ
記憶のデータ対応はブロックと呼ばれる３２Ｂあるいは
６４Ｂが一般的であることから、ＢＡＡ参照に使用可能
なビット数は高々６ないし７ビツトになる。
れる様に説明したが、処理の高速化の為にはパラレルに
参照することが必要である。この場合、仮想アドレスで
ＢＡＡが参照される。さらに正確に記述すれば仮想アド
レス内の実アドレス部（ページ内アドレス）でＢＡＡが
参照されるようになっている。なお、主記憶とバッファ
記憶のデータ対応はブロックと呼ばれる３２Ｂあるいは
６４Ｂが一般的であることから、ＢＡＡ参照に使用可能
なビット数は高々６ないし７ビツトになる。
第４図は前記のＴＬＢとＢＡＡをパラレルに参照する方
式のバッファ記憶装置の一例を示すブロック図である。
式のバッファ記憶装置の一例を示すブロック図である。
中央処理装置で発生するメモリ要求リクエストは仮想ア
ドレスをレジスタ１に格納する５仮想アドレスのページ
・アドレスの下位ビットでＴＬＢ２の該当エントリが索
引される。本例ではＴＬＢ２はにカラム×２０つから成
り、２−１が第１０つ、２−２が第２０つを示している
。
ドレスをレジスタ１に格納する５仮想アドレスのページ
・アドレスの下位ビットでＴＬＢ２の該当エントリが索
引される。本例ではＴＬＢ２はにカラム×２０つから成
り、２−１が第１０つ、２−２が第２０つを示している
。
つまり、第１０つと第２０つにそれぞれに組のエントリ
がある。ＴＬＢの各ロウ２−１．２−２の各エントリは
仮想アドレス（Ｌ）部、有効フラグ・ビット（Ｖ）部及
び実アドレス（Ｒ）部から成る。
がある。ＴＬＢの各ロウ２−１．２−２の各エントリは
仮想アドレス（Ｌ）部、有効フラグ・ビット（Ｖ）部及
び実アドレス（Ｒ）部から成る。
ＴＬＢ２の各ロウから読み出されたＬ部及びＶ部の内容
は、該当する仮想アドレス比較回路４−１゜４−２によ
ってレジスタ１内のページ・アドレスの上位ビットと比
較される。
は、該当する仮想アドレス比較回路４−１゜４−２によ
ってレジスタ１内のページ・アドレスの上位ビットと比
較される。
一方、ページ内アドレスの上位ビットによってＢＡＡ３
が索引される。本例ではＢＡＡ３はαカラム×２０つか
ら成り、３−１と３−２が第１０つ、第２０つを示して
いる。つまり、各ロウは、それぞれ悲組のエントリを持
っている。ＴＬＢ ２とＢＡＡ３とをパラレルに参照す
る方式では、バッファメモリのブロック・サイズにより
ＢＡＡ３のカラム数Ωが決定される。例えば、ページ・
サイズ４ＫＢ、ブロック・サイズ６４Ｂの場合、α＝６
４カラムである。ロウ数はバッファ・メモリ容量により
決定される。ＢＡＡ３の各エンｌ−りは実アドレス（Ｒ
）部及び有効フラグ・ビット（Ｖ）部から成る。実アド
レス比較回路６−１．６−２は、選択回路５を通じて入
力されるところのＴＬＢの第２０つ２−１のＲ部から読
出される実アドレス（ページアドレス）または中央処理
装置が置換レジスタ１に格納する実アドレス（ページア
ドレス）と、対応するＢＡＡ３−１．３−２のＲ部から
読出される内容とを比較する。選択回路５は、中央処理
装置が直接、実アドレスをレジスタに格納した場合にレ
ジスタ１の内容を選択し、レジスタ１に仮想アドレスが
格納された場合はＴＬＢの第１０つ２−１の内容を選択
する。他方の実アドレス比較回路７−１．７−２は、Ｔ
ＬＢの第２０つ２−２のＲ部から読出される実アドレス
と、対応するＢＡＡの第エロウ３−ｌ、第２０つ３−２
のＲ部から読出される実アドレスとを比較する。前記各
実アドレス比較回路６−１．６−２．７−１．７−２．
はそれぞれの２人力が一致するときにその出力が１”に
なる。
が索引される。本例ではＢＡＡ３はαカラム×２０つか
ら成り、３−１と３−２が第１０つ、第２０つを示して
いる。つまり、各ロウは、それぞれ悲組のエントリを持
っている。ＴＬＢ ２とＢＡＡ３とをパラレルに参照す
る方式では、バッファメモリのブロック・サイズにより
ＢＡＡ３のカラム数Ωが決定される。例えば、ページ・
サイズ４ＫＢ、ブロック・サイズ６４Ｂの場合、α＝６
４カラムである。ロウ数はバッファ・メモリ容量により
決定される。ＢＡＡ３の各エンｌ−りは実アドレス（Ｒ
）部及び有効フラグ・ビット（Ｖ）部から成る。実アド
レス比較回路６−１．６−２は、選択回路５を通じて入
力されるところのＴＬＢの第２０つ２−１のＲ部から読
出される実アドレス（ページアドレス）または中央処理
装置が置換レジスタ１に格納する実アドレス（ページア
ドレス）と、対応するＢＡＡ３−１．３−２のＲ部から
読出される内容とを比較する。選択回路５は、中央処理
装置が直接、実アドレスをレジスタに格納した場合にレ
ジスタ１の内容を選択し、レジスタ１に仮想アドレスが
格納された場合はＴＬＢの第１０つ２−１の内容を選択
する。他方の実アドレス比較回路７−１．７−２は、Ｔ
ＬＢの第２０つ２−２のＲ部から読出される実アドレス
と、対応するＢＡＡの第エロウ３−ｌ、第２０つ３−２
のＲ部から読出される実アドレスとを比較する。前記各
実アドレス比較回路６−１．６−２．７−１．７−２．
はそれぞれの２人力が一致するときにその出力が１”に
なる。
実アドレス比較回路６−１．６−２．７−１゜７−２に
よる比較結果はエンコーダ８に入力され、仮想アドレス
比較回路４−１．４−２の結果により選択された後、エ
ンコードされた出力（本例では１ビツト）がレジスタ９
の上位に格納される。
よる比較結果はエンコーダ８に入力され、仮想アドレス
比較回路４−１．４−２の結果により選択された後、エ
ンコードされた出力（本例では１ビツト）がレジスタ９
の上位に格納される。
レジスタ９の下位にはレジスタ１のページ内アドレスが
格納される。かくしてレジスタ１に格納された仮想アド
レスまたは実アドレスに対応するバッファ記憶アドレス
がレジスタ９に得られる。このレジスタ９のアドレスで
バッファ記憶を索引し、読み出したデータは中央処理装
置へ転送される。
格納される。かくしてレジスタ１に格納された仮想アド
レスまたは実アドレスに対応するバッファ記憶アドレス
がレジスタ９に得られる。このレジスタ９のアドレスで
バッファ記憶を索引し、読み出したデータは中央処理装
置へ転送される。
さて、近年電子計算機は超高密度ＬＳＩの開発。
改良によって大規模化、高′速化が実現され始め、今後
ともこの傾向は続くと推測される。このように、演算装
置等多くの論理装置がＬＳＩ化され高速化される一方、
メモリを含む論理部はメモリへのアドレスの拡散及びメ
モリからの読み出しデータの収束のためのゲー（・がぞ
の大部分を占め、ＬＳＩ化しにくくその効果を生かすこ
とができず、電子計算機のマシン・サイクルを制限する
クリティカル・パスになる可能性が大きい。また、主記
憶の容量も大容量化する傾向があり、従ってバッファ記
憶の容量増加も要求される。即ち、ＢＡＡの容量増加が
要求される。一方ではメモリの高集積化も進められて高
速のメモリも実現可能になっている。しかし、Ｂ Ａ
Ａに関しては、ＴＬＢ。
ともこの傾向は続くと推測される。このように、演算装
置等多くの論理装置がＬＳＩ化され高速化される一方、
メモリを含む論理部はメモリへのアドレスの拡散及びメ
モリからの読み出しデータの収束のためのゲー（・がぞ
の大部分を占め、ＬＳＩ化しにくくその効果を生かすこ
とができず、電子計算機のマシン・サイクルを制限する
クリティカル・パスになる可能性が大きい。また、主記
憶の容量も大容量化する傾向があり、従ってバッファ記
憶の容量増加も要求される。即ち、ＢＡＡの容量増加が
要求される。一方ではメモリの高集積化も進められて高
速のメモリも実現可能になっている。しかし、Ｂ Ａ
Ａに関しては、ＴＬＢ。
ＢＡＡパラレル参照方式においては前述のようにカラム
数が高々６ないし７ビツトしか許されないため、メモリ
の高集積化に対してはビット数の増加を必要とする。し
かし第６図に後述するような構成の従来のメモリを用い
て大容量のＢＡＡを構成することは、メモリのパッケー
ジ・ピン数が著しく増えてしまい容易に実現できない。
数が高々６ないし７ビツトしか許されないため、メモリ
の高集積化に対してはビット数の増加を必要とする。し
かし第６図に後述するような構成の従来のメモリを用い
て大容量のＢＡＡを構成することは、メモリのパッケー
ジ・ピン数が著しく増えてしまい容易に実現できない。
ちなみに、４にビット・メモリを６４ワードで構成する
と１ワード６４ビツトを収容可能であるが、必要ピン数
はアドレス線、データ線共で１４０ピンにも達してしま
い、メモリのバッケージ・サイズは入出力ピン数で制約
されてしまう。
と１ワード６４ビツトを収容可能であるが、必要ピン数
はアドレス線、データ線共で１４０ピンにも達してしま
い、メモリのバッケージ・サイズは入出力ピン数で制約
されてしまう。
この問題に対し、特公昭５７−５７７８４号公報は、比
較回路内蔵形のメモリを使ってＴＬＢとＢＡＡを構成す
る装置を開示している。例えば第４図の点線で囲んだ部
分をメモリ・チップに内蔵することによりこれを解決し
ようとしている。
較回路内蔵形のメモリを使ってＴＬＢとＢＡＡを構成す
る装置を開示している。例えば第４図の点線で囲んだ部
分をメモリ・チップに内蔵することによりこれを解決し
ようとしている。
しかし、この従来技術においては、ＴＬＢから読出され
た実アドレスはＴＬＢを構成するメモリ・チップから一
旦外部へ出た後、ＢＡＡを構成するメモリ・チップに入
力され、ＢＡＡから読出された実アドレスと比較される
。このため、ＴＬＢ。
た実アドレスはＴＬＢを構成するメモリ・チップから一
旦外部へ出た後、ＢＡＡを構成するメモリ・チップに入
力され、ＢＡＡから読出された実アドレスと比較される
。このため、ＴＬＢ。
ＢＡＡの入出力に要するピン数、プロパゲーション・デ
イレイが増加するという問題がある。
イレイが増加するという問題がある。
この問題を解決するため、特開昭６３−１０１９４４号
公報に開示された記憶制御装置においては、ＴＬＢのう
ち実アドレス部を保持する第１のメモリと、ＢＡＡの実
アドレスを保持する第２のメモリと、および第１のメモ
リからの出力と第２のメモリからの出力とを比較する比
較回路とを内蔵し、第１．と第２のメモリを異なるアド
レス信号入力に接続し、かつ共通のデータ・イン信号入
力に接続するようメモリ素子を構成している。この記憶
制御装置を第５図に示す。この図において第４図のもの
と同一構成要素のものは同一番診で示されてる。同図に
おいて点線で囲んだ部分が同公報に開示されたメモリ素
子チップである。点線で囲んだメモリ素子はＢＡＡ３を
構成する各ロウ３−１゜３−２、比較回路６−１．６−
２．７−１．７−２に加え、ＴＬＢ２を構成するものの
うちの各ロウのＲ部２−１３および２−２３および選択
回１５を内蔵している。ＢＡＡの各ロウ３−１．３−２
は、カラムアドレスとなる共通の入力、すなわち、アド
レスレジスタ１のページ内アドレスの上位ビットに接続
される。また、ＴＬＢの各Ｒ部２−１３．２−２３は、
ＢＡＡとは異なるカラムアドレスとなる共通の入力、す
なわち、アドレスレジスタｌのページアドレスの下位ビ
ットに接続される。また、ＢＡＡの各ロウ３−１．３−
２およびＴＬＢのＲ部２−１３．２−２３は、共通のデ
ータ・イン信号入力、すなわち、アドレスレジスタ１の
ページ・アドレスに接続される。これにより、ＴＬＢか
ら読出した実アドレスがメモリ・チップから出ることな
く、この実アドレスをＢＡＡから読出した実アドレスと
比較することができる。ＢＡＡの９部はＲ部と同様に比
較回路に入力してもよい。またＴＬＢのＬ部、９部およ
び比較回路４−１．４−２も比較回路内蔵のメモリ・チ
ップとして構成することができる。
公報に開示された記憶制御装置においては、ＴＬＢのう
ち実アドレス部を保持する第１のメモリと、ＢＡＡの実
アドレスを保持する第２のメモリと、および第１のメモ
リからの出力と第２のメモリからの出力とを比較する比
較回路とを内蔵し、第１．と第２のメモリを異なるアド
レス信号入力に接続し、かつ共通のデータ・イン信号入
力に接続するようメモリ素子を構成している。この記憶
制御装置を第５図に示す。この図において第４図のもの
と同一構成要素のものは同一番診で示されてる。同図に
おいて点線で囲んだ部分が同公報に開示されたメモリ素
子チップである。点線で囲んだメモリ素子はＢＡＡ３を
構成する各ロウ３−１゜３−２、比較回路６−１．６−
２．７−１．７−２に加え、ＴＬＢ２を構成するものの
うちの各ロウのＲ部２−１３および２−２３および選択
回１５を内蔵している。ＢＡＡの各ロウ３−１．３−２
は、カラムアドレスとなる共通の入力、すなわち、アド
レスレジスタ１のページ内アドレスの上位ビットに接続
される。また、ＴＬＢの各Ｒ部２−１３．２−２３は、
ＢＡＡとは異なるカラムアドレスとなる共通の入力、す
なわち、アドレスレジスタｌのページアドレスの下位ビ
ットに接続される。また、ＢＡＡの各ロウ３−１．３−
２およびＴＬＢのＲ部２−１３．２−２３は、共通のデ
ータ・イン信号入力、すなわち、アドレスレジスタ１の
ページ・アドレスに接続される。これにより、ＴＬＢか
ら読出した実アドレスがメモリ・チップから出ることな
く、この実アドレスをＢＡＡから読出した実アドレスと
比較することができる。ＢＡＡの９部はＲ部と同様に比
較回路に入力してもよい。またＴＬＢのＬ部、９部およ
び比較回路４−１．４−２も比較回路内蔵のメモリ・チ
ップとして構成することができる。
第６図は前記特開昭６３−１０１９４４号における他の
記憶制御装置を示すブロック図である。この装置では第
５図の装置と異なり２つのメモリ素子が用いられている
。第５図ではＢＡＡのロウ数が２であったが、それ以上
のロウ数では１つのメモリ素子で収容できない場合があ
り、このような場合に第６図の例は有用である。メモリ
素子１００および１０１は共に第５図に示したメモリ素
子と全く同一の構造である。メモリ素子１００および１
０１のＲ部２−１３．２−１３’はＴＬＢの第１０つの
Ｒ部であり、同一の実アドレスが格納される。また、メ
モリ素子１００および１０１のＲ部２−２３と２−２３
’はＴＬＢの第２０つのＲ部であり、同一の実アドレス
が格納される。メモリ素子１００（７）３−１，３−２
はそれぞれＢＡＡの第１および第２０つであり、メモリ
素子１０１の３−３．３−４はそれぞれ第３．第４０つ
である。
記憶制御装置を示すブロック図である。この装置では第
５図の装置と異なり２つのメモリ素子が用いられている
。第５図ではＢＡＡのロウ数が２であったが、それ以上
のロウ数では１つのメモリ素子で収容できない場合があ
り、このような場合に第６図の例は有用である。メモリ
素子１００および１０１は共に第５図に示したメモリ素
子と全く同一の構造である。メモリ素子１００および１
０１のＲ部２−１３．２−１３’はＴＬＢの第１０つの
Ｒ部であり、同一の実アドレスが格納される。また、メ
モリ素子１００および１０１のＲ部２−２３と２−２３
’はＴＬＢの第２０つのＲ部であり、同一の実アドレス
が格納される。メモリ素子１００（７）３−１，３−２
はそれぞれＢＡＡの第１および第２０つであり、メモリ
素子１０１の３−３．３−４はそれぞれ第３．第４０つ
である。
このように、ＢＡＡのロウ数の増加に対してメモリ素子
を増やし、ＴＬＢの同一ロウを構成するＲ部をそれぞれ
のメモリ素子に内蔵することにより、第１図の例と同様
に、ＴＬＢから読出した実アドレスがチップ渡りをする
ことなくＢＡＡのＲ部と比較することができる。
を増やし、ＴＬＢの同一ロウを構成するＲ部をそれぞれ
のメモリ素子に内蔵することにより、第１図の例と同様
に、ＴＬＢから読出した実アドレスがチップ渡りをする
ことなくＢＡＡのＲ部と比較することができる。
以上説明した特公昭５７−５７７８４号、特開昭６３−
１０１９４４号では、ＴＬＢをｍロウ、ＢＡＡをｎロウ
（具体的にはＴＬＢは２０つ、ＢＡＡは第４図、第５図
では２０つ、第６図では４０つ）とすると、ＴＬＢ、Ｂ
ＡＡの実アドレスの比較回路は、ＢＡＡの各ロウ当りｍ
個（全体でｍ×ｎ個）必要であり、ＢＡＡとしてはｎ個
のＲＡＭが必要である。
１０１９４４号では、ＴＬＢをｍロウ、ＢＡＡをｎロウ
（具体的にはＴＬＢは２０つ、ＢＡＡは第４図、第５図
では２０つ、第６図では４０つ）とすると、ＴＬＢ、Ｂ
ＡＡの実アドレスの比較回路は、ＢＡＡの各ロウ当りｍ
個（全体でｍ×ｎ個）必要であり、ＢＡＡとしてはｎ個
のＲＡＭが必要である。
したがって、ＴＬＢが２０つ、ＢＡＡが４０つの場合、
ＢＡＡの比較回路はＢＡＡのロウ当り２個、全体で８個
必要となる。これらを１メモリ素子（ＬＳＩ）で実現す
る場合のレイアウト図は第２図のようになる。
ＢＡＡの比較回路はＢＡＡのロウ当り２個、全体で８個
必要となる。これらを１メモリ素子（ＬＳＩ）で実現す
る場合のレイアウト図は第２図のようになる。
第２図で、ＴＬＢの第１０つであるロウＯの実アドレス
部ＲＯ（２−１３）（７）データ線２０−１は、ＢＡＡ
の４０つＢ Ｏ−Ｂ ３ （３−１〜３−４）の読出し
データの各々と比較されるために、比較回路ＣＯＯ〜Ｃ
Ｏ３（６−１〜６−４）に接続される。他方、ＴＬＢの
第２０つであるロウ１の実アドレス部Ｒ１（２−２３）
のデータ線２０−２は、同様に、ＢＡＡの４０つＢＯ〜
Ｂ３の読出しデータと比較されるために、比較回路Ｃ１
０〜Ｃ１３（７−１〜７−４）に接続される。第２図の
３００．３．０１は比較回路付メモリ素子を構成するた
めのレピート単位（マクロ・セルと呼ぶ）であり、マク
ロ・セル３００と３０１とは同一レイアウトである。マ
クロ・セル３００．３０１が同一チップ上に有る場合で
も、ＬＳＩのレイアウト設計工数を低減するため、でき
るだけ小さな部分をくり返してレイアウトする方が有利
である。この第２図の従来例では、ＴＬＢの実アドレス
部は、ＢＡＡのＲＡＭ２個に相当するＲＡＭを用いて、
ＴＬＢのカラム数をＢＡＡのカラム数の２倍にしている
。マクロ・セル３００と３０１とはレビートしているた
め、ＴＬＢの実アドレス部を構成しているマクロ・セル
３００にも比較回路１０．１１がある。
部ＲＯ（２−１３）（７）データ線２０−１は、ＢＡＡ
の４０つＢ Ｏ−Ｂ ３ （３−１〜３−４）の読出し
データの各々と比較されるために、比較回路ＣＯＯ〜Ｃ
Ｏ３（６−１〜６−４）に接続される。他方、ＴＬＢの
第２０つであるロウ１の実アドレス部Ｒ１（２−２３）
のデータ線２０−２は、同様に、ＢＡＡの４０つＢＯ〜
Ｂ３の読出しデータと比較されるために、比較回路Ｃ１
０〜Ｃ１３（７−１〜７−４）に接続される。第２図の
３００．３．０１は比較回路付メモリ素子を構成するた
めのレピート単位（マクロ・セルと呼ぶ）であり、マク
ロ・セル３００と３０１とは同一レイアウトである。マ
クロ・セル３００．３０１が同一チップ上に有る場合で
も、ＬＳＩのレイアウト設計工数を低減するため、でき
るだけ小さな部分をくり返してレイアウトする方が有利
である。この第２図の従来例では、ＴＬＢの実アドレス
部は、ＢＡＡのＲＡＭ２個に相当するＲＡＭを用いて、
ＴＬＢのカラム数をＢＡＡのカラム数の２倍にしている
。マクロ・セル３００と３０１とはレビートしているた
め、ＴＬＢの実アドレス部を構成しているマクロ・セル
３００にも比較回路１０．１１がある。
［発明が解決しようとする課題］
さて、この第２図に示した従来技術では、ＴＬＢの各ロ
ウに対応する１組の比較回路（Ｃｏｏ−ＣＯ３またはＣ
ｌ０−Ｃ１３）が一方向（図面では横方向）に広がって
いるため。
ウに対応する１組の比較回路（Ｃｏｏ−ＣＯ３またはＣ
ｌ０−Ｃ１３）が一方向（図面では横方向）に広がって
いるため。
ＴＬＢの実アドレス部からＢＡＡの比較回路までのデー
タ線２０−１．２０−２の配線長が長くなる。また、配
線の交差が生じる。
タ線２０−１．２０−２の配線長が長くなる。また、配
線の交差が生じる。
第２図の構成で、ＴＬＢから比較回路への配線２０−１
．２０−２を短縮するため、第３図に示すようにＴＬＢ
のロウＯについての比較回路ＣＯＯ−ＣＯ３を左側に、
かつ、ＴＬＢのロウｌについての比較回路Ｃｌ０−Ｃｌ
３を右側に分割して配置することも考えられる。この配
置を第３図に示す。
．２０−２を短縮するため、第３図に示すようにＴＬＢ
のロウＯについての比較回路ＣＯＯ−ＣＯ３を左側に、
かつ、ＴＬＢのロウｌについての比較回路Ｃｌ０−Ｃｌ
３を右側に分割して配置することも考えられる。この配
置を第３図に示す。
この第３図の場合には、配線２０−１．２０−２の長さ
が短縮される代わり、ＢＡＡから比較回路への配線３０
−１〜３０−４が第２図の場合に比べて長くなり、やは
り配線の交差が生じる。
が短縮される代わり、ＢＡＡから比較回路への配線３０
−１〜３０−４が第２図の場合に比べて長くなり、やは
り配線の交差が生じる。
配線長が長いということ、および配線の交差が生じると
いうことは、主として、配線容量が大きくなり、配線に
よる信号の遅延が大きくなるという問題を惹起する。配
線による遅延は、近年のゲート素子等の高速化に伴い相
対的に全遅延時間に占める比重が増大し、重大視される
ようになってきた。また、配線のための面積が大きくな
り、チップサイズが大きくなるという問題もある。
いうことは、主として、配線容量が大きくなり、配線に
よる信号の遅延が大きくなるという問題を惹起する。配
線による遅延は、近年のゲート素子等の高速化に伴い相
対的に全遅延時間に占める比重が増大し、重大視される
ようになってきた。また、配線のための面積が大きくな
り、チップサイズが大きくなるという問題もある。
本発明の目的は、上記問題に鑑み、配線長が長くならざ
るを得ないような配線上の制約を緩和することができる
新規な構成を有するバッファ記憶制御装置および関連す
るアドレス比較装置を提供することにある。
るを得ないような配線上の制約を緩和することができる
新規な構成を有するバッファ記憶制御装置および関連す
るアドレス比較装置を提供することにある。
本発明の他の目的は、配線の交差を低減することができ
る新規な構成を有するバッファ記憶制御装置およびアド
レス比較装置を提供することにある。
る新規な構成を有するバッファ記憶制御装置およびアド
レス比較装置を提供することにある。
本発明のさらに他の目的は、配線長を短縮し、かつ配線
の交差を減少させる構成要素配列を可能にする新規な構
成を有するバッファ記憶制御装置およびアドレス比較装
置を提供することにある。
の交差を減少させる構成要素配列を可能にする新規な構
成を有するバッファ記憶制御装置およびアドレス比較装
置を提供することにある。
［課題を解決するための手段］
上記目的を達成するために、本発明によるバッファ記憶
制御装置は、仮想記憶方式およびバッファ記憶方式を採
用した電子計算機のバッファ記憶制御装置であって、ｍ
ロウ（ｍ≧２）のアドレス変換バッファと、ｎロウ（ｎ
≧１）のバッファアドレスアレイと、該バッファアドレ
スアレイの各ロウの出力を前記アドレス変換バッファの
各ロウの出力と比較するｍ×ｎ個の比較回路とを備えた
ものにおいて、前記ｎロウのバッファアドレスアレイを
ｍ組設け、該バッファアドレスアレイの延べｍ×ｎ個の
ロウに対して前記ｍ×ｎ個の比較回路を１対１に割り当
てるようにしたものである。
制御装置は、仮想記憶方式およびバッファ記憶方式を採
用した電子計算機のバッファ記憶制御装置であって、ｍ
ロウ（ｍ≧２）のアドレス変換バッファと、ｎロウ（ｎ
≧１）のバッファアドレスアレイと、該バッファアドレ
スアレイの各ロウの出力を前記アドレス変換バッファの
各ロウの出力と比較するｍ×ｎ個の比較回路とを備えた
ものにおいて、前記ｎロウのバッファアドレスアレイを
ｍ組設け、該バッファアドレスアレイの延べｍ×ｎ個の
ロウに対して前記ｍ×ｎ個の比較回路を１対１に割り当
てるようにしたものである。
本発明によるバッファ記憶制御装置は、他の検知によれ
ば、ｍロウ（ｍ≧２）のアドレス変換バッファと、ｎロ
ウ（ｎ≧１）のバッファアドレスアレイとを有し、メモ
リアクセス時に両者を並列に参照するバッファ記憶制御
装置において、上記アドレス変換バッファのｍロウの各
ロウに対して、上記ｎロウのバッファアドレスアレイを
１組ずつ別個に設け、該ｍ組のバッファアドレスアレイ
の各組には同一の内容を保持するようにしたものである
。
ば、ｍロウ（ｍ≧２）のアドレス変換バッファと、ｎロ
ウ（ｎ≧１）のバッファアドレスアレイとを有し、メモ
リアクセス時に両者を並列に参照するバッファ記憶制御
装置において、上記アドレス変換バッファのｍロウの各
ロウに対して、上記ｎロウのバッファアドレスアレイを
１組ずつ別個に設け、該ｍ組のバッファアドレスアレイ
の各組には同一の内容を保持するようにしたものである
。
また、本発明によるアドレス比較装置は、アドレスを格
納するｍ個（ｍ≧２）の第１のＲＡＭと、該ｍ個の第１
のＲＡＭのｍ出力の各々と比較されるべきアドレスをそ
れぞれ格納するｍ×ｎ個（ｎ≧１）の第２のＲＡＭと、
前記第１のＲＡＭのｍ出力の各々を前記第２のＲＡＭの
ｎ出力の各々と比較するｍ×ｎ個の比較回路とを備え、
前記ｍ×ｎ個の第２のＲＡＭをｎ個ずつｍ組に分割し、
該ｍ組の各組には同一の内容を格納し、該第２のＲＡＭ
１個の出力は前記比較回路の１個にのみ入力するように
したものである。
納するｍ個（ｍ≧２）の第１のＲＡＭと、該ｍ個の第１
のＲＡＭのｍ出力の各々と比較されるべきアドレスをそ
れぞれ格納するｍ×ｎ個（ｎ≧１）の第２のＲＡＭと、
前記第１のＲＡＭのｍ出力の各々を前記第２のＲＡＭの
ｎ出力の各々と比較するｍ×ｎ個の比較回路とを備え、
前記ｍ×ｎ個の第２のＲＡＭをｎ個ずつｍ組に分割し、
該ｍ組の各組には同一の内容を格納し、該第２のＲＡＭ
１個の出力は前記比較回路の１個にのみ入力するように
したものである。
さらに１本発明によるアドレス比較装置用集積回路は、
アドレスを格納するｍ個（ｍ≧２）の第１のＲＡ Ｍと
、該ｍ個の第１のＲＡＭのｍ出力の各々と比較されるべ
きアドレスをそれぞれ格納するｎ個（ｎ≧’１ ）の第
２のＲＡＭをｍ組と、前記第１のＲＡＭのｍ出力の各々
を前記第２のＲＡＭのｎ出力の各々と比較するｍ×ｎ個
の比較回路とを備え、前記第１のＲＡＭ１個と、前記第
２のＲＡ Ｍ ｎ個と、前記比較回路ｎ個とを１グルー
プとして、該各グループを相互に孤立配置し、前記第１
および第２のＲＡＭから前記比較回路への配線の交差を
回避するようにしたものである。
アドレスを格納するｍ個（ｍ≧２）の第１のＲＡ Ｍと
、該ｍ個の第１のＲＡＭのｍ出力の各々と比較されるべ
きアドレスをそれぞれ格納するｎ個（ｎ≧’１ ）の第
２のＲＡＭをｍ組と、前記第１のＲＡＭのｍ出力の各々
を前記第２のＲＡＭのｎ出力の各々と比較するｍ×ｎ個
の比較回路とを備え、前記第１のＲＡＭ１個と、前記第
２のＲＡ Ｍ ｎ個と、前記比較回路ｎ個とを１グルー
プとして、該各グループを相互に孤立配置し、前記第１
および第２のＲＡＭから前記比較回路への配線の交差を
回避するようにしたものである。
本発明による他のアドレス比較装置用集積回路は、アド
レスを格納するｍ個（ｍ≧２）の第１のＲＡＭと、該ｍ
個の第１のＲＡＭのｍ出力の各々と比較されるべきアド
レスをそれぞれ格納するｎ個（ｎ≧１）の第２のＲＡＭ
をｍ組と、前記第１のＲＡＭのｍ出力の各々を前記第２
のＲＡＭのｎ出力の各々と比較するｍ×ｎ個の比較回路
とを備え、少なくとも前記第２のＲＡＭｎ個と、前記比
較回路ｎ個とを１セルとし、該セルをレピート単位とし
てｍ個繰返し配置したものである。
レスを格納するｍ個（ｍ≧２）の第１のＲＡＭと、該ｍ
個の第１のＲＡＭのｍ出力の各々と比較されるべきアド
レスをそれぞれ格納するｎ個（ｎ≧１）の第２のＲＡＭ
をｍ組と、前記第１のＲＡＭのｍ出力の各々を前記第２
のＲＡＭのｎ出力の各々と比較するｍ×ｎ個の比較回路
とを備え、少なくとも前記第２のＲＡＭｎ個と、前記比
較回路ｎ個とを１セルとし、該セルをレピート単位とし
てｍ個繰返し配置したものである。
［作 用］
前記従来のバッファ制御装置において、配線長が長くな
ること、および配線が交差することの原因は、ＢＡＡの
各ロウの同一出力を、ＴＬＢのロウ数（複数）分の比較
回路へ供給していることにある。このために、前記第２
図ではＴＬＢから比較回路への配線が長くなり、第３図
ではＢＡＡから比較回路への配線が長くなっている。ま
た、いずれの場合も配線の交差は避けられない。
ること、および配線が交差することの原因は、ＢＡＡの
各ロウの同一出力を、ＴＬＢのロウ数（複数）分の比較
回路へ供給していることにある。このために、前記第２
図ではＴＬＢから比較回路への配線が長くなり、第３図
ではＢＡＡから比較回路への配線が長くなっている。ま
た、いずれの場合も配線の交差は避けられない。
これに対し、本発明では、ＴＬＢの各ロウに対して独立
にＢ Ａ、 Ａの全ロウを１組設けるようにした。すな
わち、ＴＬＢｍロウの各ロウについてＢＡＡＩ組（ｎロ
ウ）を設ける。したがって、ＢＡＡは延べｍ Ｘ ｎロ
ウとなる。各組の対応するロウ（第ｉロウ）の内容は同
一とする。
にＢ Ａ、 Ａの全ロウを１組設けるようにした。すな
わち、ＴＬＢｍロウの各ロウについてＢＡＡＩ組（ｎロ
ウ）を設ける。したがって、ＢＡＡは延べｍ Ｘ ｎロ
ウとなる。各組の対応するロウ（第ｉロウ）の内容は同
一とする。
この構成により、比較回路の１個に対してＢＡＡの１０
つのＲＡＭを１対１に割り当てることが可能になる。し
たがって、ＴＬＢの各ロウおよびこれに対応する比較回
路、ＢＡＡのロウ単位のＲＡＭを１グループとして複数
グループに分割し、・各グループを孤立配置することが
できる。その結果、接続対象相互間の距離が近接し、配
線長が短くなるとともに、配線の交差もなくなる。すな
わち、配線による信号遅延を短縮し、かつ、配線占有面
積も低減することができる。
つのＲＡＭを１対１に割り当てることが可能になる。し
たがって、ＴＬＢの各ロウおよびこれに対応する比較回
路、ＢＡＡのロウ単位のＲＡＭを１グループとして複数
グループに分割し、・各グループを孤立配置することが
できる。その結果、接続対象相互間の距離が近接し、配
線長が短くなるとともに、配線の交差もなくなる。すな
わち、配線による信号遅延を短縮し、かつ、配線占有面
積も低減することができる。
本発明は、バッファ記憶制御装置のメモリ（ＲＡＭ）を
冗長にすることにより、配線長を短縮するものといえる
。ＲＡＭを冗長にしてもＲＡＭ自体の占有領域の増加を
最低限に抑えるためには、ＲＡＭとしてＣＭＯ８あるい
はＢｉＣＭＯ８のような高集積化が可能なものを利用す
ることができる。逆に考えれば、ＣＭＯ８等の高集積化
可能であるが比較的低速なＲＡＭを使用する場合に、Ｒ
ＡＭを冗長に用いることにより、その低速性を補うこと
ができる。
冗長にすることにより、配線長を短縮するものといえる
。ＲＡＭを冗長にしてもＲＡＭ自体の占有領域の増加を
最低限に抑えるためには、ＲＡＭとしてＣＭＯ８あるい
はＢｉＣＭＯ８のような高集積化が可能なものを利用す
ることができる。逆に考えれば、ＣＭＯ８等の高集積化
可能であるが比較的低速なＲＡＭを使用する場合に、Ｒ
ＡＭを冗長に用いることにより、その低速性を補うこと
ができる。
［実施例］
以下、本発明の実施例について詳細に説明する。
第１図は、第２図の従来装置と論理的にに対応する本発
明の一実施例の論理付メモリのレイアラ（・図である。
明の一実施例の論理付メモリのレイアラ（・図である。
第２図と同様にＴＬＢは２０つ。
ＢＡＡは４０つの構成である。ただし、ＢＡＡは、第２
図と異なり、ＴＬＢのＲＯ（ロウＯのＴＬＢ実アドレス
部）に対して１組のロウＢＯＯ〜Ｂ Ｏ３（３−１〜３
−４）を設けるとともに、ＴＬＢのＲ１（ロウ１のＴＬ
Ｂ実アドレス部）に対して１組のロウＢＩＯ〜１３ （
３−１’〜３−４’ ）を設けている。
図と異なり、ＴＬＢのＲＯ（ロウＯのＴＬＢ実アドレス
部）に対して１組のロウＢＯＯ〜Ｂ Ｏ３（３−１〜３
−４）を設けるとともに、ＴＬＢのＲ１（ロウ１のＴＬ
Ｂ実アドレス部）に対して１組のロウＢＩＯ〜１３ （
３−１’〜３−４’ ）を設けている。
ＢＡＡの一方の組の各ロウＢＯＯ〜ＢＯ３と他方の組の
各ロウＢＩＯ〜Ｂ１３のＲＡＭのデータは全く同じであ
る。すなわち、ＢＡＡにデータを登録する時、またデー
タを削除（無効化）する時は常に両方のＢＡＡ （Ｂｏ
ｏ−ＢＯ３とＢＩＯ〜Ｂ１３）に対して書込みを行ない
、データの一致を保証している。
各ロウＢＩＯ〜Ｂ１３のＲＡＭのデータは全く同じであ
る。すなわち、ＢＡＡにデータを登録する時、またデー
タを削除（無効化）する時は常に両方のＢＡＡ （Ｂｏ
ｏ−ＢＯ３とＢＩＯ〜Ｂ１３）に対して書込みを行ない
、データの一致を保証している。
ＢＡＡの比較回路６−１〜６−４ （ＴＬＢのロウＯ用
）と７−１〜７−４ （ＴＬＢのロウ１用）の数は第２
図と同じである。
）と７−１〜７−４ （ＴＬＢのロウ１用）の数は第２
図と同じである。
従って第１図の本発明の実施例を、論理的には同じ（Ｔ
ＬＢ、ＢＡＡのカラム、ロウ数が同じ）第２図の従来例
と比べると、以下のような相違がある。
ＬＢ、ＢＡＡのカラム、ロウ数が同じ）第２図の従来例
と比べると、以下のような相違がある。
（１）ＢＡＡのＲＡＭ数が第１図は８（すなわち４×２
）に対し、第２図は４（すなわち４×１）である。
）に対し、第２図は４（すなわち４×１）である。
（２）レイアウトのレピート単位は、第１図は２００〜
２０２で３マクロ・セル、第２図は３００〜３０１で２
マクロ・セルから構成される。
２０２で３マクロ・セル、第２図は３００〜３０１で２
マクロ・セルから構成される。
第１図のマクロ・セルはＢＡＡをαカラムとすると、氾
カラムのＲＡＭ４個と比較回路４個から成り、第２図の
マクロ・セルはαカラムのＲＡＭ４個と比較回路８個か
ら戊る。
カラムのＲＡＭ４個と比較回路４個から成り、第２図の
マクロ・セルはαカラムのＲＡＭ４個と比較回路８個か
ら戊る。
（３）ＴＬＢの実アドレス部の配線２０−１．２０−２
の長さは、比較回路が第２図では横方向に４個並んでい
るのに対し、第１図では２個並んでいるだけであるため
、第１図の方が短くできる。この結果、信号遅延および
配線面積共に第１図の方が第２図より小さくできる。こ
れは、第１図の場合、ＴＬＢのロウ対応にＢＡＡを設け
たことにより、マクロ・セルが縦方向にＴＬＢのロウＯ
側とロウ１側との独立した２つの部分に分割することが
可能になったからである。このレイアウトにより、ＴＬ
Ｅの各ロウについて相互間の配線を無くせるため、配線
長が短縮でき、配線レイアウトも簡単化できる。この（
３）が本発明の目的とするところである。
の長さは、比較回路が第２図では横方向に４個並んでい
るのに対し、第１図では２個並んでいるだけであるため
、第１図の方が短くできる。この結果、信号遅延および
配線面積共に第１図の方が第２図より小さくできる。こ
れは、第１図の場合、ＴＬＢのロウ対応にＢＡＡを設け
たことにより、マクロ・セルが縦方向にＴＬＢのロウＯ
側とロウ１側との独立した２つの部分に分割することが
可能になったからである。このレイアウトにより、ＴＬ
Ｅの各ロウについて相互間の配線を無くせるため、配線
長が短縮でき、配線レイアウトも簡単化できる。この（
３）が本発明の目的とするところである。
表１に示したように、本発明の第１図の方がチップ全体
で第２図に比べ比較回路数は少ないが、ＲＡＭの数が多
い。ＲＡＭと比較回路の面積によって、これらの回路の
占める面積は第１図と第２図でいずれが大きいかは変わ
る。しかし、配線長および配線面積は明らかに第１図の
方が小さくできるのである。
で第２図に比べ比較回路数は少ないが、ＲＡＭの数が多
い。ＲＡＭと比較回路の面積によって、これらの回路の
占める面積は第１図と第２図でいずれが大きいかは変わ
る。しかし、配線長および配線面積は明らかに第１図の
方が小さくできるのである。
従来の構成では、第２図および第３図を参照して説明し
たように、構成要素のレイアウトを変更しても、全体的
に配線長を低減し、かつ配線の交差をなくすことは困難
であり、本発明の一実施例に係る第１図のように、ＴＬ
Ｂのロウ対応にＢＡＡを複数組持つことで初めて配線長
の短縮が可能となる。
たように、構成要素のレイアウトを変更しても、全体的
に配線長を低減し、かつ配線の交差をなくすことは困難
であり、本発明の一実施例に係る第１図のように、ＴＬ
Ｂのロウ対応にＢＡＡを複数組持つことで初めて配線長
の短縮が可能となる。
なお、第７図に示すように、第１図のＲＡＭおよび比較
回路を含むマクロ２００，２０１゜２０２と全く同じマ
クロを用い、結線を変更することによりＴＬＢの論理ア
ドレス部り部（第５図の１部２−１１．２−２１に対応
し、論理アドレスの全部または一部の他、アドレス空間
識別子などを含む場合もある）を構成することが可能で
ある。なお、同図において、マクロ・セル２００〜２０
２については配線の図示を省略しである。
回路を含むマクロ２００，２０１゜２０２と全く同じマ
クロを用い、結線を変更することによりＴＬＢの論理ア
ドレス部り部（第５図の１部２−１１．２−２１に対応
し、論理アドレスの全部または一部の他、アドレス空間
識別子などを含む場合もある）を構成することが可能で
ある。なお、同図において、マクロ・セル２００〜２０
２については配線の図示を省略しである。
第７図において、マクロ・セル２００−１，２０１−１
゜２０２−１は、各々、マクロ・セル２００，２０１゜
２０２に対応し、同一マクロ・セルで結線のみ異なる。
゜２０２−１は、各々、マクロ・セル２００，２０１゜
２０２に対応し、同一マクロ・セルで結線のみ異なる。
同図では、Ｌ部はＬ（Ａ）、 Ｌ（Ｂ）、 Ｌ（Ｃ）の
３部分からなり、各々ロウＯおよび１を有する。
３部分からなり、各々ロウＯおよび１を有する。
比較回路１０６−１〜１０６−３，１０７−１〜１０７
−３には、マクロ・セル外部からＴＬＢのＬ部比較デー
タ（＃理アドレスおよび空間識別子等）３０が入力され
、ＲＡＭの出力データと比較される。この比較結果はＴ
ＬＢヒツト判定回路１０８に入力され、ＴＬＢのロウ０
／１のいずれかがヒツトしたか否かを示す信号ＴＬＢＯ
ＨＩＴ、 ＴＬＢＩＨＩＴが生成される。これらの信号
はエンコーダ８に入力される。
−３には、マクロ・セル外部からＴＬＢのＬ部比較デー
タ（＃理アドレスおよび空間識別子等）３０が入力され
、ＲＡＭの出力データと比較される。この比較結果はＴ
ＬＢヒツト判定回路１０８に入力され、ＴＬＢのロウ０
／１のいずれかがヒツトしたか否かを示す信号ＴＬＢＯ
ＨＩＴ、 ＴＬＢＩＨＩＴが生成される。これらの信号
はエンコーダ８に入力される。
このように、同一のマクロ・セルを用いてＴＬＢのＬ部
とＲ部お゛よびＢＡＡを構成することができるので、設
計工数、検査工数等が低減される。
とＲ部お゛よびＢＡＡを構成することができるので、設
計工数、検査工数等が低減される。
以上１本発明の一実施例についてのみ説明したが、本発
明の用紙を逸脱することなく種々の変形・変更を行うこ
とは可能である。
明の用紙を逸脱することなく種々の変形・変更を行うこ
とは可能である。
例えば、上記実施例では、ＴＬＢ２０つ、ＢＡＡ４０つ
の場合のみ説明したが、ＴＬＢのロウ数が２以上、ＥＡ
Ａのロウ数が１以上であれば、本発明を適用することが
可能である。
の場合のみ説明したが、ＴＬＢのロウ数が２以上、ＥＡ
Ａのロウ数が１以上であれば、本発明を適用することが
可能である。
また、第１図のマクロ・セル２００〜２０１は同一のＬ
ＳＩ内に形成するものとしたが、別個の素子に構成する
場合であっても、本発明を適用すれば、従来のＴＬＢｌ
ロウあたりＢＡＡＩ組しか有さない場合に比べて配線長
および配線エリアを低減する効果はある。
ＳＩ内に形成するものとしたが、別個の素子に構成する
場合であっても、本発明を適用すれば、従来のＴＬＢｌ
ロウあたりＢＡＡＩ組しか有さない場合に比べて配線長
および配線エリアを低減する効果はある。
［発明の効果］
本発明によれば、バッファ記憶制御装置の構成要素間の
配線の制約が緩和されるので、配線長を短縮する構成要
素のレイアウトが可能になる。その結果、信号の伝搬遅
延が短縮されることによりバッファ記憶制御の高速化が
図れ、ひいては電子計算機の高性能化を達成することが
可能になる。
配線の制約が緩和されるので、配線長を短縮する構成要
素のレイアウトが可能になる。その結果、信号の伝搬遅
延が短縮されることによりバッファ記憶制御の高速化が
図れ、ひいては電子計算機の高性能化を達成することが
可能になる。
第１図は本発明によるバッファ記憶制御装置の一実施例
を示すＬＳＩレイアウトイメージ図、第２図は第１図に
対応する従来技術のＬＳＩレイアウトイメージ図、第３
図〜第６図は従来のバッファ記憶制御装置のブロック図
、第７図は第１図の同一レイアウトをＴＬＢの論理アド
レス部にも適用した例を示すＬＳＩレイアウトイメージ
図である。 ２・・・ＴＬＢ、３・・・ＢＡＡ、 ２−１３．２−２３・・・ＴＬＢ実アドレス部のロウＲ
ＯとロウＲ１゜３−１〜３−４・・・ＢＡＡの第１〜第
４０つの第１の組、３−１′〜３−４′・・・ＢＡＡの
第１〜第４０つの第２の組、６−１〜６−４．７−１〜
７−４・・・比較回路Ｃ００−ＣＯ３，Ｃ１０〜Ｃ１３
，２０−１，２０−２・・・配線、２００，２０１，２
０２・・・マクロ・セル。
を示すＬＳＩレイアウトイメージ図、第２図は第１図に
対応する従来技術のＬＳＩレイアウトイメージ図、第３
図〜第６図は従来のバッファ記憶制御装置のブロック図
、第７図は第１図の同一レイアウトをＴＬＢの論理アド
レス部にも適用した例を示すＬＳＩレイアウトイメージ
図である。 ２・・・ＴＬＢ、３・・・ＢＡＡ、 ２−１３．２−２３・・・ＴＬＢ実アドレス部のロウＲ
ＯとロウＲ１゜３−１〜３−４・・・ＢＡＡの第１〜第
４０つの第１の組、３−１′〜３−４′・・・ＢＡＡの
第１〜第４０つの第２の組、６−１〜６−４．７−１〜
７−４・・・比較回路Ｃ００−ＣＯ３，Ｃ１０〜Ｃ１３
，２０−１，２０−２・・・配線、２００，２０１，２
０２・・・マクロ・セル。
Claims (1)
- 【特許請求の範囲】 １、仮想記憶方式およびバッファ記憶方式を採用した電
子計算機のバッファ記憶制御装置であって、ｍロウ（ｍ
≧２）のアドレス変換バッファと、ｎロウ（ｎ≧１）の
バッファアドレスアレイと、該バッファアドレスアレイ
の各ロウの出力を前記アドレス変換バッファの各ロウの
出力と比較するｍ×ｎ個の比較回路とを備えたものにお
いて、 前記ｎロウのバッファアドレスアレイをｍ組設け、該バ
ッファアドレスアレイの延べｍ×ｎ個のロウに対して前
記ｍ×ｎ個の比較回路を１対１に割り当てたことを特徴
とするバッファ記憶制御装置。 ２、ｍロウ（ｍ≧２）のアドレス変換バッファと、ｎロ
ウ（ｎ≧１）のバッファアドレスアレイとを有し、メモ
リアクセス時に両者を並列に参照するバッファ記憶制御
装置において、 上記アドレス変換バッファのｍロウの各ロウに対して、
上記ｎロウのバッファアドレスアレイを１組ずつ別個に
設け、該ｍ組のバッファアドレスアレイの各組には同一
の内容を保持することを特徴とするバッファ記憶制御装
置。 ３、アドレスを格納するｍ個（ｍ≧２）の第１のＲＡＭ
と、 該ｍ個の第１のＲＡＭのｍ出力の各々と比較されるべき
アドレスをそれぞれ格納するｍ×ｎ個（ｎ≧１）の第２
のＲＡＭと、 前記第１のＲＡＭのｍ出力の各々を前記第２のＲＡＭの
ｎ出力の各々と比較するｍ×ｎ個の比較回路とを備え、 前記ｍ×ｎ個の第２のＲＡＭをｎ個ずつｍ組に分割し、
該ｍ組の各組には同一の内容を格納し、該第２のＲＡＭ
１個の出力は前記比較回路の１個にのみ入力することを
特徴とするアドレス比較装置。 ４、アドレスを格納するｍ個（ｍ≧２）の第１のＲＡＭ
と、 該ｍ個の第１のＲＡＭのｍ出力の各々と比較されるべき
アドレスをそれぞれ格納するｎ個（ｎ≧１）の第２のＲ
ＡＭをｍ組と、 前記第１のＲＡＭのｍ出力の各々を前記第２のＲＡＭの
ｎ出力の各々と比較するｍ×ｎ個の比較回路とを備え、 前記第１のＲＡＭ１個と、前記第２の ＲＡＭｎ個と、前記比較回路ｎ個とを１グループとして
、該各グループを相互に孤立配置し、前記第１および第
２のＲＡＭから前記比較回路への配線の交差を回避した
ことを特徴とするアドレス比較装置用集積回路。 ５、アドレスを格納するｍ個（ｍ≧２）の第１のＲＡＭ
と、 該ｍ個の第１のＲＡＭのｍ出力の各々と比較されるべき
アドレスをそれぞれ格納するｎ個（ｎ≧１）の第２のＲ
ＡＭをｍ組と、 前記第１のＲＡＭのｍ出力の各々を前記第２のＲＡＭの
ｎ出力の各々と比較するｍ×ｎ個の比較回路とを備え、 少なくとも前記第２のＲＡＭｎ個と、前記比較回路ｎ個
とを１セルとし、該セルをレピート単位としてｍ個繰返
し配置したことを特徴とするアドレス比較装置用集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207716A JPH0748191B2 (ja) | 1989-08-10 | 1989-08-10 | バッファ記憶制御装置 |
| US07/565,133 US5396605A (en) | 1989-08-10 | 1990-08-10 | Buffer storage control apparatus including a translation lookaside buffer and an improved address comparator layout arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207716A JPH0748191B2 (ja) | 1989-08-10 | 1989-08-10 | バッファ記憶制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371247A true JPH0371247A (ja) | 1991-03-27 |
| JPH0748191B2 JPH0748191B2 (ja) | 1995-05-24 |
Family
ID=16544373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207716A Expired - Lifetime JPH0748191B2 (ja) | 1989-08-10 | 1989-08-10 | バッファ記憶制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396605A (ja) |
| JP (1) | JPH0748191B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7955072B2 (en) | 2006-12-14 | 2011-06-07 | Rinnai Corporation | Forced air supply combustion apparatus |
Families Citing this family (2)
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|---|---|---|---|---|
| EP1113368A3 (en) * | 1999-12-27 | 2001-09-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with cache |
| US6510507B1 (en) * | 2000-03-03 | 2003-01-21 | Texas Instruments Incorporated | Page address look-up range ram |
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| JPH0194459A (ja) * | 1987-10-07 | 1989-04-13 | Hitachi Ltd | バッファメモリ制御装置 |
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| JPS5440182B2 (ja) * | 1974-02-26 | 1979-12-01 | ||
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| JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
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| KR920001282B1 (ko) * | 1987-10-02 | 1992-02-10 | 가부시키가이샤 히타치세이사쿠쇼 | 버퍼메모리 제어장치 |
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1989
- 1989-08-10 JP JP1207716A patent/JPH0748191B2/ja not_active Expired - Lifetime
-
1990
- 1990-08-10 US US07/565,133 patent/US5396605A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0748191B2 (ja) | 1995-05-24 |
| US5396605A (en) | 1995-03-07 |
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