JPH0194459A - バッファメモリ制御装置 - Google Patents
バッファメモリ制御装置Info
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- JPH0194459A JPH0194459A JP62251472A JP25147287A JPH0194459A JP H0194459 A JPH0194459 A JP H0194459A JP 62251472 A JP62251472 A JP 62251472A JP 25147287 A JP25147287 A JP 25147287A JP H0194459 A JPH0194459 A JP H0194459A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
- G06F12/1054—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache the data cache being concurrently physically addressed
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバッファメモリ制御装置に関する。
近年の大型及び中型に類する電子計算機は、仮想記憶方
式とバッファ記憶方式を一膜内忙併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを９能とする方式で、プログラマは実記
憶上の実アドレスではなく仮想記憶上の論理アドレスが
与えられる。
式とバッファ記憶方式を一膜内忙併用している。仮想記
憶方式はプログラマに実記憶の大きさを意識することな
くコーディングを９能とする方式で、プログラマは実記
憶上の実アドレスではなく仮想記憶上の論理アドレスが
与えられる。
一方パッファ記憶方式は大容量ではあるが演算速度に比
較して低速な主記憶とのギャップを補うため中央処理装
置と主記憶の間に高速小容量のバッファ記憶を配して記
憶階層を構成する方式である。
較して低速な主記憶とのギャップを補うため中央処理装
置と主記憶の間に高速小容量のバッファ記憶を配して記
憶階層を構成する方式である。
仮想記憶方式では、主記憶参照に先立って、論理アドレ
スを実アドレスに変換する必要がある。
スを実アドレスに変換する必要がある。
論理アドレスの実アドレスへの変換はプログラムが゛用
意した主記憶上のアドレス変換テーブルを参照して行な
うが、毎回低速な主記憶を参照していたのではアドレス
変換のオーバヘッドが大きい。そこで−変事記憶を参照
して得た論理アドレスと実アドレスの変換対を記憶して
おくアドレス変換バッファ（以下ＴＬＢ：Ｔｒａｎｓｌ
ａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｔと呼ぶ
）を配し、主記憶参照時に該当論理アドレスがＴｈＩ４
に存在するか否かチエツクし、存在する時（プログラム
の局所性によりこの確率が非常に高い）は高速に実アド
レスを得られるようにしている。
意した主記憶上のアドレス変換テーブルを参照して行な
うが、毎回低速な主記憶を参照していたのではアドレス
変換のオーバヘッドが大きい。そこで−変事記憶を参照
して得た論理アドレスと実アドレスの変換対を記憶して
おくアドレス変換バッファ（以下ＴＬＢ：Ｔｒａｎｓｌ
ａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｔと呼ぶ
）を配し、主記憶参照時に該当論理アドレスがＴｈＩ４
に存在するか否かチエツクし、存在する時（プログラム
の局所性によりこの確率が非常に高い）は高速に実アド
レスを得られるようにしている。
バッファ記憶方式に於ては、バッファ記憶は主記憶の一
部の写しであるため、その対応関係を記憶するためＫは
バッファ・アドレス・アレイ（以下ＢＡＡ ： Ｂｕｆ
ｆｅｒ Ａｄｄｒｅｓｓ Ａｒｒａｙ と呼ぶ）が配
されている。中央処理装置が論理アドレスで主記憶参照
を起動すると、ＴＬＢにより変換された実アドレスがＢ
ＡＡに存在するか否かチエツクされ、存在する時（プロ
グラムの局所性によりこの確率が非常に高い）はバッフ
ァ記憶から高速に該当データが読み出されて中央処理装
置に送られる。
部の写しであるため、その対応関係を記憶するためＫは
バッファ・アドレス・アレイ（以下ＢＡＡ ： Ｂｕｆ
ｆｅｒ Ａｄｄｒｅｓｓ Ａｒｒａｙ と呼ぶ）が配
されている。中央処理装置が論理アドレスで主記憶参照
を起動すると、ＴＬＢにより変換された実アドレスがＢ
ＡＡに存在するか否かチエツクされ、存在する時（プロ
グラムの局所性によりこの確率が非常に高い）はバッフ
ァ記憶から高速に該当データが読み出されて中央処理装
置に送られる。
以上の説明ではＴＬＢ 、ＢＡＡの参照はシリアルに行
なわれる様に説明したが、処理の高速化の為にはパラレ
ルに参照することが必要である。この場合、論理アドレ
スでＢＡＡが参照される。システムによって、ＢＡＡの
カラム索引を論理アドレス内の実アドレス部（ページ内
アドレス）で行なうものと、論理アドレス（ページ内ア
ドレスを含んでいる）で行なうものがある。後者の方式
ではＴＬＢとＢＡＡのカラム索引アドレスピットに重複
がある。
なわれる様に説明したが、処理の高速化の為にはパラレ
ルに参照することが必要である。この場合、論理アドレ
スでＢＡＡが参照される。システムによって、ＢＡＡの
カラム索引を論理アドレス内の実アドレス部（ページ内
アドレス）で行なうものと、論理アドレス（ページ内ア
ドレスを含んでいる）で行なうものがある。後者の方式
ではＴＬＢとＢＡＡのカラム索引アドレスピットに重複
がある。
第２図は前記のＴＬＢとＢＡＡをパラレルに参照する方
式のバッファ記憶装置の一例を示すブロック図である。
式のバッファ記憶装置の一例を示すブロック図である。
中央処理装置で発生するメモリ要求リクエストは論理ア
ドレスをレジスタ９１に格納する。
ドレスをレジスタ９１に格納する。
論理アドレスのページ・アドレスの下位ピットでＴＬＢ
９２の該当エントリが索引される。本例ではＴＬＢ９
２はにカラム×２０りから成り、９２−１が第１０り、
９２−２が第２０つを示している。つまり、第１０つと
第２０りにそれぞれに組のエントリがある。ＴＬＢの各
ロウ９２−１．９２−２の各エントリは論理アドレス（
Ｌ）部、有効フラグ・ピット部（Ｖ）及び実アドレス部
（Ｒ）から成る。ＴＬＢの論理アドレス部をＴＬＢＩＡ
、実アドレス部をＴＬＢＲＡと呼ぶ。
９２の該当エントリが索引される。本例ではＴＬＢ９
２はにカラム×２０りから成り、９２−１が第１０り、
９２−２が第２０つを示している。つまり、第１０つと
第２０りにそれぞれに組のエントリがある。ＴＬＢの各
ロウ９２−１．９２−２の各エントリは論理アドレス（
Ｌ）部、有効フラグ・ピット部（Ｖ）及び実アドレス部
（Ｒ）から成る。ＴＬＢの論理アドレス部をＴＬＢＩＡ
、実アドレス部をＴＬＢＲＡと呼ぶ。
ＴＬＢ９２の各ロウから読み出されたＬ部及び７部の内
容は、該当する論理アドレス比較回路９４−１．９４−
２によってレジスタ９１内のページ・アドレスの上位ピ
ットと比較される。
容は、該当する論理アドレス比較回路９４−１．９４−
２によってレジスタ９１内のページ・アドレスの上位ピ
ットと比較される。
ページ内アドレスの上位ピットでＢＡＡが索引される。
本例ではＢＡＡ ９３は２カラム×２０りから成り、９
３−１と９３−２が第１０つ、第２０りを示している。
３−１と９３−２が第１０つ、第２０りを示している。
つまり、各ロウは、それぞれＬ組のエントリを持ってい
る。ＢＡＡ９３の各エントリは実アドレス部（ＦＬ）及
び有効フラグ・ピット部（Ｖ）から成る。
る。ＢＡＡ９３の各エントリは実アドレス部（ＦＬ）及
び有効フラグ・ピット部（Ｖ）から成る。
実アドレス比較回路９６−１．９６−２は、選択回路９
５を通じて入力されるところの’ｌ’、ｌ、、３３９２
−１のＲ部から読出される実アドレス（ページ内アドレ
ス）または中央処理装置が直接レジスタ９１に格納する
実アドレス（ページ内アドレス）と、対応する８Ｍ９３
−１ 。
５を通じて入力されるところの’ｌ’、ｌ、、３３９２
−１のＲ部から読出される実アドレス（ページ内アドレ
ス）または中央処理装置が直接レジスタ９１に格納する
実アドレス（ページ内アドレス）と、対応する８Ｍ９３
−１ 。
９３−２のＲ部から読出される内容とを比較する。選択
回路９５は、中央処理装置が直接実アドレスをレジスタ
に格納した場合にレジスタ９１の内容を選択し、レジス
タ９１に論理アドレスが格納された場合はＴＬＢ９２−
１の内容を選択する。他方の実アドレス比較回路９７−
１．９７−２は、ＴＬＢ ９２−２のＲ部から読出され
る実アドレスと、対応するＢＡＡ９５−１．９３−２の
Ｒ部から読出される実アドレスとを比較する。
回路９５は、中央処理装置が直接実アドレスをレジスタ
に格納した場合にレジスタ９１の内容を選択し、レジス
タ９１に論理アドレスが格納された場合はＴＬＢ９２−
１の内容を選択する。他方の実アドレス比較回路９７−
１．９７−２は、ＴＬＢ ９２−２のＲ部から読出され
る実アドレスと、対応するＢＡＡ９５−１．９３−２の
Ｒ部から読出される実アドレスとを比較する。
前記各実アドレス比較回路９６−１．９６−２．９７−
１．９７−２はそれぞれの２人力が一致するときにその
出力が１１１′になる。
１．９７−２はそれぞれの２人力が一致するときにその
出力が１１１′になる。
実アドレス比較回路９６−１．９６−２．９７−１．９
７−２による比較結果はエンコーダ９８に入力され、論
理アドレス比較回路９４−１．９４−２の結果九より選
択された後、エンコードされた出力（本例では１ビツト
）がレジスタ９の上位に格納される。レジスタ９９の下
位にはレジスタ９１のページ内アドレスが格納される。
７−２による比較結果はエンコーダ９８に入力され、論
理アドレス比較回路９４−１．９４−２の結果九より選
択された後、エンコードされた出力（本例では１ビツト
）がレジスタ９の上位に格納される。レジスタ９９の下
位にはレジスタ９１のページ内アドレスが格納される。
かくしてレジスタ９１に格納された論理アドレスまたは
実アドレスに対応するバッファ記憶アドレスがレジスタ
９９に％られる。このレジスタ９９のアドレスでバッフ
ァ記憶を索引し読み出したデータは中央処理装置へ転送
される。
実アドレスに対応するバッファ記憶アドレスがレジスタ
９９に％られる。このレジスタ９９のアドレスでバッフ
ァ記憶を索引し読み出したデータは中央処理装置へ転送
される。
ところで、前記ＴＬＢｑ ２およびＢＡＡ９２は高速性
と同時にある程度の容量を必要とするため、バイポーラ
・メモリで構成されるのが普通である。かかる用途のバ
イポーラ・メモリの従来例を第３図に示す。
と同時にある程度の容量を必要とするため、バイポーラ
・メモリで構成されるのが普通である。かかる用途のバ
イポーラ・メモリの従来例を第３図に示す。
第３図において、入カビンＡＯ〜Ａ２反びん〜Ａｓ Ｋ
印加されるアドレス信号は、それぞれ、Ｘアドレス・デ
コーダ１１０及びＹアドレス・デコーダ１１４でデコー
ドされた後ドライバー１１１及び１１３を経てメモリ・
セル１１２を起動する。本例では、メモリ・セル１１２
は８ピツト×８ピツトから成る６４ピツト構成である。
印加されるアドレス信号は、それぞれ、Ｘアドレス・デ
コーダ１１０及びＹアドレス・デコーダ１１４でデコー
ドされた後ドライバー１１１及び１１３を経てメモリ・
セル１１２を起動する。本例では、メモリ・セル１１２
は８ピツト×８ピツトから成る６４ピツト構成である。
メモリ・セル１１２から選択された１ピツトはセンス・
アンプ１１５を経て出力回路１１６に導かれ、出力ビン
′ＤＯ（データ・アクト）Ｋ読出しデータを出力する。
アンプ１１５を経て出力回路１１６に導かれ、出力ビン
′ＤＯ（データ・アクト）Ｋ読出しデータを出力する。
ＷＥ （ライト・イネーブル）が有効な時にライト・モ
ードとなる。ライトモードでは、入力ビンＤＩ （デー
タ・イン）がゲート１１７を経てアンド回路１１８反び
１１９でＷＥとアンドがとられ、これらアンド回路１１
８，１１９の出力によって出力にライト１げあるいはラ
イト１０＆Ｉ信号が有効とされ、ドライバー１１３を経
てアドレスん二んで指定されたメモリ・セル１１２のピ
ッ）Ｋ書き込み指示を行なう。
ードとなる。ライトモードでは、入力ビンＤＩ （デー
タ・イン）がゲート１１７を経てアンド回路１１８反び
１１９でＷＥとアンドがとられ、これらアンド回路１１
８，１１９の出力によって出力にライト１げあるいはラ
イト１０＆Ｉ信号が有効とされ、ドライバー１１３を経
てアドレスん二んで指定されたメモリ・セル１１２のピ
ッ）Ｋ書き込み指示を行なう。
前述のＴＬＢまたはＢＡＡとして使用する時は、この種
のバイポーラ・メモリをマトリクス状に配置して所望の
ワード幅、ビット幅を実現している。
のバイポーラ・メモリをマトリクス状に配置して所望の
ワード幅、ビット幅を実現している。
さて、近年電子計算機は超高密度ＬＳＩの開発、改良に
よって大規模化、高速化が実現され始め、この傾向は今
後とも推し進められることと思われる。このように、演
算装置等多くの論理装置がＬＳＩ化され高速化される一
方、バイポーラ・メモリを含む論理部はバイポーラ・メ
モリへのアドレスの拡散及びバイポーラ・メモリからの
読み出しデータの収束のゲートがその大部分を占めＬＳ
Ｉ化しにくくその効果を生かすことが出来ず、゛１子計
算機のマシン・サイクルを制限するクリティカル・バス
になる可能性が大きい。また゛、主記憶の容量も大容量
化する傾向があり、従ってパクファ記憶の容量増加も要
求される。即ち、胆の容量増加が要求される。一方では
バイポーラ・メモリの高集積化も進められて高速のメモ
リも可能になっていゐ。第３図に述べたような構成の従
来のバイポーラ・メモリを用いて大容量のＢＡＡを構成
することは、バイポーラ・メモリのバクケージ・ビン数
が著しく増えてしまい容易に実現できない。
よって大規模化、高速化が実現され始め、この傾向は今
後とも推し進められることと思われる。このように、演
算装置等多くの論理装置がＬＳＩ化され高速化される一
方、バイポーラ・メモリを含む論理部はバイポーラ・メ
モリへのアドレスの拡散及びバイポーラ・メモリからの
読み出しデータの収束のゲートがその大部分を占めＬＳ
Ｉ化しにくくその効果を生かすことが出来ず、゛１子計
算機のマシン・サイクルを制限するクリティカル・バス
になる可能性が大きい。また゛、主記憶の容量も大容量
化する傾向があり、従ってパクファ記憶の容量増加も要
求される。即ち、胆の容量増加が要求される。一方では
バイポーラ・メモリの高集積化も進められて高速のメモ
リも可能になっていゐ。第３図に述べたような構成の従
来のバイポーラ・メモリを用いて大容量のＢＡＡを構成
することは、バイポーラ・メモリのバクケージ・ビン数
が著しく増えてしまい容易に実現できない。
ちなみに、４にピット・メモリを６４ワードで構成する
と６４ピツトを収容可能であるが、必要ビン数はアドレ
ス線、データ線共で１４０ビンにも達してしまい、バイ
ポーラ・メモリのバクケージ・サイズは入出力ビン数で
ｔ６１１約されてしまう。
と６４ピツトを収容可能であるが、必要ビン数はアドレ
ス線、データ線共で１４０ビンにも達してしまい、バイ
ポーラ・メモリのバクケージ・サイズは入出力ビン数で
ｔ６１１約されてしまう。
特公昭５７−５７７８４号公報は、比較回数内蔵形のメ
モリを使ってＴＬＢと願人ｔ−構成する装置を開示して
いる。例えば第２図の点線で囲んだ部分をメモリ・チッ
プ忙内蔵することによりこれを解決しようとしている。
モリを使ってＴＬＢと願人ｔ−構成する装置を開示して
いる。例えば第２図の点線で囲んだ部分をメモリ・チッ
プ忙内蔵することによりこれを解決しようとしている。
特公昭５７−５７７８４号公報は、ＴＬＢから読出され
た実アドレスはＴＬＢ ｔ−構成するメモリ・チップか
ら一旦外部へ出た後、ＢＡＡを構成するメモリ・チップ
に入力され、ＢＡＡから続出された実アドレスと比較さ
れる。このため、ＴＬＢ 、ＢＡＡの入出力に要するビ
ン数、プロパゲージ薦ン・グイレイが増加するという問
題がある。
た実アドレスはＴＬＢ ｔ−構成するメモリ・チップか
ら一旦外部へ出た後、ＢＡＡを構成するメモリ・チップ
に入力され、ＢＡＡから続出された実アドレスと比較さ
れる。このため、ＴＬＢ 、ＢＡＡの入出力に要するビ
ン数、プロパゲージ薦ン・グイレイが増加するという問
題がある。
本発明の目的とするところは、前記の如き従来の問題点
を除去し、グロバゲーシ嘗ン・ケイレイの減少及びバク
ケージの入出力ビンの減少を図る記憶制御装置を提供す
ることＫある。
を除去し、グロバゲーシ嘗ン・ケイレイの減少及びバク
ケージの入出力ビンの減少を図る記憶制御装置を提供す
ることＫある。
上記目的は、ＴＬＢＲＡと＆すを各カラムの索引論理ア
ドレスでい（つかに分割し、同時に索引される可能性の
あるもの同志を、高速に情報の授受が可能な領域、例え
ば１つのＬＳＩＫ格納することにより達成される。
ドレスでい（つかに分割し、同時に索引される可能性の
あるもの同志を、高速に情報の授受が可能な領域、例え
ば１つのＬＳＩＫ格納することにより達成される。
本発明では、ＴＬＢＲＡと胆が１つのＬＳＩＫ内蔵され
るので、プロパゲージ薦ン・デイレ−およびビン数削減
ができると共に、索引論理アドレスによってＴＬＨＲＡ
とＢＡＡが分割されるので、’Ｉ’ＬＢＲＡ 。
るので、プロパゲージ薦ン・デイレ−およびビン数削減
ができると共に、索引論理アドレスによってＴＬＨＲＡ
とＢＡＡが分割されるので、’Ｉ’ＬＢＲＡ 。
ｍ人の容量が大きくても、上記グロパゲーシ、ン・デイ
レイとビン数削減が達成される。
レイとビン数削減が達成される。
−以下本発明の一実施例を第１図により説明する。。
図において、１〜３１の数字はアドレスのビット位置を
示すものであり、破線で四角に囲った内部は、高速に情
報の授受が可能な区域である。例えば１つのＬＳＩ内が
これに当たり、以下の説明ではＬＳＩ６０ 、 ＬＳＩ
７０として示す。他の４０以上の数字は各構成部品に
付された参照数字である。
示すものであり、破線で四角に囲った内部は、高速に情
報の授受が可能な区域である。例えば１つのＬＳＩ内が
これに当たり、以下の説明ではＬＳＩ６０ 、 ＬＳＩ
７０として示す。他の４０以上の数字は各構成部品に
付された参照数字である。
第１図において、命令フェッチあるいはオペランドフェ
ッチのための論理アドレスは論理アドレス用しジスタレ
山４０にセットされる。この論理アドレスは、１〜３１
の３１ビツトからなる。また、アドレス変換バッファに
登録されているエントリのディレクトリをＴＬＢＬＡ、
実アドレスを格納し℃いるデータ部分をＴＬＪ３ＲＡと
呼ぶ。バクファメモリに保持されたデータの実アドレス
を保持するバッファアドレスアレイをＢＡＡと呼ぶ。バ
クファメモリをＢＳと呼ぶ。
ッチのための論理アドレスは論理アドレス用しジスタレ
山４０にセットされる。この論理アドレスは、１〜３１
の３１ビツトからなる。また、アドレス変換バッファに
登録されているエントリのディレクトリをＴＬＢＬＡ、
実アドレスを格納し℃いるデータ部分をＴＬＪ３ＲＡと
呼ぶ。バクファメモリに保持されたデータの実アドレス
を保持するバッファアドレスアレイをＢＡＡと呼ぶ。バ
クファメモリをＢＳと呼ぶ。
ＩＪＡＲ４０Ｋセットされた論理アドレスは、アドレス
変換バッファ、バッファアドレスアレイ、バクファメモ
リをアクセスする。アドレス変換パクフづは２０−で、
カラムは論理アドレスのビット１２−１９で索引される
が、第１図では以下に述べるように異なる実装をしてい
る。バッファアドレスアレイは１６０−で、カラムは論
理アドレスのビット１８−２４で索引されるが、笥１図
では以下に述べるように異なる実装をしている。ＴＬＢ
ＩＩ（ＡとＢＡＡ ｆ、同じＬＳＩ内に格納することに
よって、ＢＳからは４０−のデータが読み出されるが、
その中から１つのローのデータの選択が高速に行なえる
。ＴＬＢＲＡとＢＡＡ ｔ−総てを１つのＬＳＩに格納
することができないとき、ＴＬＢＲＡとＢＡＡを分割し
て幾つかのＬＳＩに格納する必要がある。本発明の目的
はこの分割方法を示すことにある。
変換バッファ、バッファアドレスアレイ、バクファメモ
リをアクセスする。アドレス変換パクフづは２０−で、
カラムは論理アドレスのビット１２−１９で索引される
が、第１図では以下に述べるように異なる実装をしてい
る。バッファアドレスアレイは１６０−で、カラムは論
理アドレスのビット１８−２４で索引されるが、笥１図
では以下に述べるように異なる実装をしている。ＴＬＢ
ＩＩ（ＡとＢＡＡ ｆ、同じＬＳＩ内に格納することに
よって、ＢＳからは４０−のデータが読み出されるが、
その中から１つのローのデータの選択が高速に行なえる
。ＴＬＢＲＡとＢＡＡ ｔ−総てを１つのＬＳＩに格納
することができないとき、ＴＬＢＲＡとＢＡＡを分割し
て幾つかのＬＳＩに格納する必要がある。本発明の目的
はこの分割方法を示すことにある。
ＴＬＢＲＡとＢＡＡのカラム索引論理アドレスはピッ）
１８．１９が共通であり、この２ピツトが異なるＴＬ
ＢＲＡとＢＡＡのカラム同志は同時に索引されることは
ないから、４グループまでＴＬＢＲＡとＢＡＡの組み合
せを分割できる。第１図では、カラム索引論理アドレス
ビット１９が１０“と１げでＴＬＢＩ（Ａ 、 ＢＡＡ
を２つに分割し、該ビット１９が１０″′で索引される
’Ｉ’ＬＩ３ＲＡ、ＢＡＡ Ｏ部分をＬＳＩ ６０ Ｋ
、 該ピクトが′げで索引されるＴＬＢＲＡ 、ＢＡ
Ａの部分をＬＳＩ７０に格納している。ＴＬＢＲＡ ６
１．７１は論理アドレスビット１２−１８で索引され、
ＢＡＡ ６２．７２は論理アドレスビット１８゜２０
−２４で索引される。読み出された実アドレスを比較器
６５ 、７５で比較し、一致したロ一番号をエンコーダ
６４ａ６４ｂ、７４ａ、７４ｂでコード化する。ＴＬＢ
ＬＩＡ５１は論理アドレスピッ） １２−１９で索引さ
れる。読み出された論理アドレスビット１−１０とＬＡ
Ｒ４０Ｋセットされている論理アドレスピッ１−１１を
比較器５２で比較して一致したロ一番号をエンコーダ５
３でコード化する。エンコーダ６４ａ、６４ｂ、７４α
、７４ｂの出力は、セレクタ８０でし！、Ｒ４０Ｋセッ
トされた論理アドレスビット１９と、エンコータ゛５３
の出力の組み合わせにより１つが選択される。該ビット
１９がｇ ｏ Ｍ。
１８．１９が共通であり、この２ピツトが異なるＴＬ
ＢＲＡとＢＡＡのカラム同志は同時に索引されることは
ないから、４グループまでＴＬＢＲＡとＢＡＡの組み合
せを分割できる。第１図では、カラム索引論理アドレス
ビット１９が１０“と１げでＴＬＢＩ（Ａ 、 ＢＡＡ
を２つに分割し、該ビット１９が１０″′で索引される
’Ｉ’ＬＩ３ＲＡ、ＢＡＡ Ｏ部分をＬＳＩ ６０ Ｋ
、 該ピクトが′げで索引されるＴＬＢＲＡ 、ＢＡ
Ａの部分をＬＳＩ７０に格納している。ＴＬＢＲＡ ６
１．７１は論理アドレスビット１２−１８で索引され、
ＢＡＡ ６２．７２は論理アドレスビット１８゜２０
−２４で索引される。読み出された実アドレスを比較器
６５ 、７５で比較し、一致したロ一番号をエンコーダ
６４ａ６４ｂ、７４ａ、７４ｂでコード化する。ＴＬＢ
ＬＩＡ５１は論理アドレスピッ） １２−１９で索引さ
れる。読み出された論理アドレスビット１−１０とＬＡ
Ｒ４０Ｋセットされている論理アドレスピッ１−１１を
比較器５２で比較して一致したロ一番号をエンコーダ５
３でコード化する。エンコーダ６４ａ、６４ｂ、７４α
、７４ｂの出力は、セレクタ８０でし！、Ｒ４０Ｋセッ
トされた論理アドレスビット１９と、エンコータ゛５３
の出力の組み合わせにより１つが選択される。該ビット
１９がｇ ｏ Ｍ。
時は、エンコーダ７４４．７４ｂの出力は無効である。
逆に該ビット１９が１−の時は、エンコータ゛６４α、
６４ｂの出力は無効である。エンコーダ５３の出力する
ＴＬＢＬＡの一致信号がロー０を示している時は、エン
コーダ６４ｂ、７４ｂの出力は無効である。逆に該一致
信号がロー１を示している時は、エンコーダ６４ｅＬ。
６４ｂの出力は無効である。エンコーダ５３の出力する
ＴＬＢＬＡの一致信号がロー０を示している時は、エン
コーダ６４ｂ、７４ｂの出力は無効である。逆に該一致
信号がロー１を示している時は、エンコーダ６４ｅＬ。
７４４の出力は無効である。セレクタ８０で選択された
ＲＡＡの一致信号はＢ５８２の出力の４０−のうち１０
−をセレクタ８２で選択し、８バイトのデータが出力さ
れる。
ＲＡＡの一致信号はＢ５８２の出力の４０−のうち１０
−をセレクタ８２で選択し、８バイトのデータが出力さ
れる。
第１図は命令あるいはオペランドフェッチのバッファメ
モリ制御装置である。オペランドストアの際にもＢ５８
１の４０−のうちどのローに誓キ込むかの判定回路は同
様な考え方で構成される。また、ＴＩ、Ｂに旬日４０に
セットされた論理アドレスが登録されていない時は、周
知の手段によって論理アドレスに対応する実アドレスを
求めた後、実アドレスレジスタ４１（以下、ＲＡＲと略
称）Ｋセットし、リプレースするローを例えばＬＲＵア
ルゴリズムなどで決定した後、ＴＬＢＬＡには、論理ア
ドレスビット１２−１９で指定されたカラムの該ローに
論理アドレスピクト１−１１を格納し、ＴＬＢＲＡは、
論理アドレスビット１９が１０″′ならＴＬＢ）ｔＡ６
１ Ｋ 、該ビットが′１′′ならＴＬＢＲＡ７１ ｉ
Ｃ論理アドレスピット１２−１８で指定されたカラムの
該ローに１鍾４１にセットされ、た実アドレスピッ）１
−１９を格納する。
モリ制御装置である。オペランドストアの際にもＢ５８
１の４０−のうちどのローに誓キ込むかの判定回路は同
様な考え方で構成される。また、ＴＩ、Ｂに旬日４０に
セットされた論理アドレスが登録されていない時は、周
知の手段によって論理アドレスに対応する実アドレスを
求めた後、実アドレスレジスタ４１（以下、ＲＡＲと略
称）Ｋセットし、リプレースするローを例えばＬＲＵア
ルゴリズムなどで決定した後、ＴＬＢＬＡには、論理ア
ドレスビット１２−１９で指定されたカラムの該ローに
論理アドレスピクト１−１１を格納し、ＴＬＢＲＡは、
論理アドレスビット１９が１０″′ならＴＬＢ）ｔＡ６
１ Ｋ 、該ビットが′１′′ならＴＬＢＲＡ７１ ｉ
Ｃ論理アドレスピット１２−１８で指定されたカラムの
該ローに１鍾４１にセットされ、た実アドレスピッ）１
−１９を格納する。
また、ＢＡＡ Ｋ ＬＡＲ４０ｙセットされた論理アド
レスで指定されたブロックが登録されていない時は、該
論理アドレスをＴＬＢを用いて実アドレスに変換したも
のをＲＡＲ＋４１にセットし、リプレースするローを例
えばＬＲＩＪアルゴリズムなどで決定した後、論理アド
レスピット１９が１０“ならＢＡＡ６２ Ｋ 、 ’１
“ならＢＡＡ７２に、論理アドレスピット１８．２０−
２４で指定されたカラムのローに、ＲＡＲ４１Ｋセット
された実アドレスピット１−１９を格納する。またＢｓ
Ｂ１にはＬＡＲ４０Ｋセットされた論理アドレスで指定
されたブロックが転送・格納される。
レスで指定されたブロックが登録されていない時は、該
論理アドレスをＴＬＢを用いて実アドレスに変換したも
のをＲＡＲ＋４１にセットし、リプレースするローを例
えばＬＲＩＪアルゴリズムなどで決定した後、論理アド
レスピット１９が１０“ならＢＡＡ６２ Ｋ 、 ’１
“ならＢＡＡ７２に、論理アドレスピット１８．２０−
２４で指定されたカラムのローに、ＲＡＲ４１Ｋセット
された実アドレスピット１−１９を格納する。またＢｓ
Ｂ１にはＬＡＲ４０Ｋセットされた論理アドレスで指定
されたブロックが転送・格納される。
本発明によれば、与えられた論理アドレスに対応するデ
ータをバッファメモリより高速に読み出し、書き込みを
行なうことができる。
ータをバッファメモリより高速に読み出し、書き込みを
行なうことができる。
第１図は本発明の一実施例を示すバッファメモリ制御装
置のブロック図、第２図は従来例を示すブロック図、第
３図はバイポーラメモリの構成を示すブロック図である
。。 ４０・・・フェッチ用論理アドレスレジスタ（ＬＡＲ）
、５１・・・アドレス変換バクファディレクトリ（ＴＬ
ＢＬＡ ）、 ６１．７１・・・アドレス変換バッフ
ァデータ部（ＴＬＢＲＡ）、６２ 、７２・・・バッフ
ァアドレスアレイ（ＢＡＡ）、６０．７０・・・高速で
情報の授受可能な領域、８１・・・バッファメモリ（Ｂ
Ｓ）、９１・・・アドレスレジスタ、９２・・・アドレ
ス変換バッファ、９３・・・バッファアドレスアレイ。
置のブロック図、第２図は従来例を示すブロック図、第
３図はバイポーラメモリの構成を示すブロック図である
。。 ４０・・・フェッチ用論理アドレスレジスタ（ＬＡＲ）
、５１・・・アドレス変換バクファディレクトリ（ＴＬ
ＢＬＡ ）、 ６１．７１・・・アドレス変換バッフ
ァデータ部（ＴＬＢＲＡ）、６２ 、７２・・・バッフ
ァアドレスアレイ（ＢＡＡ）、６０．７０・・・高速で
情報の授受可能な領域、８１・・・バッファメモリ（Ｂ
Ｓ）、９１・・・アドレスレジスタ、９２・・・アドレ
ス変換バッファ、９３・・・バッファアドレスアレイ。
Claims (1)
- １、主記憶装置に格納されている情報の一部を蓄えるバ
ッファメモリと、該バッファメモリに格納されるブロッ
クのそれぞれの実アドレスを蓄えているバッファアドレ
スアレイと、読出要求及び書込要求が論理アドレスで行
なわれた時に該論理アドレスを実アドレスに変換するア
ドレス変換機構とを有する情報処理装置において、前記
アクセス要求の論理アドレスを前記アドレス変換機構を
用いて変換した実アドレスと前記バッファアドレスアレ
イに格納されている実アドレスとの一致の検出を高速に
行なうために、前記アドレス変換機構と前記バッファア
ドレスアレイを、各カラムの索引論理アドレスで複数の
組に分割し、各組を同時に索引される可能性のあるアド
レス変換機構の少なくともその実アドレス格納部とバッ
ファアドレスアレイと実アドレス比較回路とを高速に情
報授受可能な領域に格納することを特徴とするバッファ
メモリ制御装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251472A JPH07120312B2 (ja) | 1987-10-07 | 1987-10-07 | バッファメモリ制御装置 |
| CA000579106A CA1310135C (en) | 1987-10-07 | 1988-10-03 | Buffer memory control apparatus |
| US07/252,686 US5050126A (en) | 1987-10-07 | 1988-10-03 | Buffer memory control apparatus |
| DE3888438T DE3888438T2 (de) | 1987-10-07 | 1988-10-05 | Cachespeichersteuerungsvorrichtung für eine Datenverarbeitungsanordnung mit virtuellem Speicher. |
| EP88116446A EP0311034B1 (en) | 1987-10-07 | 1988-10-05 | Cache memory control apparatus for a virtual memory data-processing system |
| KR1019880013086A KR910005510B1 (ko) | 1987-10-07 | 1988-10-07 | 버퍼 메모리 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62251472A JPH07120312B2 (ja) | 1987-10-07 | 1987-10-07 | バッファメモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0194459A true JPH0194459A (ja) | 1989-04-13 |
| JPH07120312B2 JPH07120312B2 (ja) | 1995-12-20 |
Family
ID=17223321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62251472A Expired - Lifetime JPH07120312B2 (ja) | 1987-10-07 | 1987-10-07 | バッファメモリ制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5050126A (ja) |
| EP (1) | EP0311034B1 (ja) |
| JP (1) | JPH07120312B2 (ja) |
| KR (1) | KR910005510B1 (ja) |
| CA (1) | CA1310135C (ja) |
| DE (1) | DE3888438T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371247A (ja) * | 1989-08-10 | 1991-03-27 | Hitachi Ltd | バッファ記憶制御装置 |
| US5131583A (en) * | 1989-08-17 | 1992-07-21 | Takeshi Matsumoto | Method of manufacturing high pressure fluid supply pipe |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336180B1 (en) | 1997-04-30 | 2002-01-01 | Canon Kabushiki Kaisha | Method, apparatus and system for managing virtual memory with virtual-physical mapping |
| JPH035851A (ja) * | 1989-06-01 | 1991-01-11 | Fujitsu Ltd | バッファ記憶装置 |
| US5077826A (en) * | 1989-08-09 | 1991-12-31 | International Business Machines Corporation | Cache performance in an information handling system employing page searching |
| US5412611A (en) * | 1992-03-17 | 1995-05-02 | Fujitsu, Limited | FIFO memory device capable of writing contiguous data into rows |
| US5588128A (en) * | 1993-04-02 | 1996-12-24 | Vlsi Technology, Inc. | Dynamic direction look ahead read buffer |
| AUPO648397A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Improvements in multiprocessor architecture operation |
| US6311258B1 (en) | 1997-04-03 | 2001-10-30 | Canon Kabushiki Kaisha | Data buffer apparatus and method for storing graphical data using data encoders and decoders |
| US6055204A (en) * | 1997-04-29 | 2000-04-25 | Texas Instruments Incorporated | Circuits, systems, and methods for re-mapping memory column redundancy |
| US6349379B2 (en) | 1997-04-30 | 2002-02-19 | Canon Kabushiki Kaisha | System for executing instructions having flag for indicating direct or indirect specification of a length of operand data |
| US6707463B1 (en) | 1997-04-30 | 2004-03-16 | Canon Kabushiki Kaisha | Data normalization technique |
| US6674536B2 (en) | 1997-04-30 | 2004-01-06 | Canon Kabushiki Kaisha | Multi-instruction stream processor |
| AUPO647997A0 (en) | 1997-04-30 | 1997-05-22 | Canon Information Systems Research Australia Pty Ltd | Memory controller architecture |
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| KR100328726B1 (ko) * | 1999-04-29 | 2002-03-20 | 한탁돈 | 메모리 엑세스 시스템 및 그 제어방법 |
| JP3881869B2 (ja) * | 2001-11-05 | 2007-02-14 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2015176309A (ja) | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3829840A (en) * | 1972-07-24 | 1974-08-13 | Ibm | Virtual memory system |
| US4218743A (en) * | 1978-07-17 | 1980-08-19 | International Business Machines Corporation | Address translation apparatus |
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| JPS5928289A (ja) * | 1982-08-09 | 1984-02-14 | Hitachi Ltd | バツフア記憶制御方式 |
| USRE37305E1 (en) * | 1982-12-30 | 2001-07-31 | International Business Machines Corporation | Virtual memory address translation mechanism with controlled data persistence |
| US4577293A (en) * | 1984-06-01 | 1986-03-18 | International Business Machines Corporation | Distributed, on-chip cache |
| JPS62118457A (ja) * | 1985-11-19 | 1987-05-29 | Hitachi Ltd | バツフア記憶制御方式 |
| JPH0661066B2 (ja) * | 1986-10-20 | 1994-08-10 | 株式会社日立製作所 | 記憶制御装置 |
-
1987
- 1987-10-07 JP JP62251472A patent/JPH07120312B2/ja not_active Expired - Lifetime
-
1988
- 1988-10-03 US US07/252,686 patent/US5050126A/en not_active Expired - Fee Related
- 1988-10-03 CA CA000579106A patent/CA1310135C/en not_active Expired - Lifetime
- 1988-10-05 EP EP88116446A patent/EP0311034B1/en not_active Expired - Lifetime
- 1988-10-05 DE DE3888438T patent/DE3888438T2/de not_active Expired - Fee Related
- 1988-10-07 KR KR1019880013086A patent/KR910005510B1/ko not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0371247A (ja) * | 1989-08-10 | 1991-03-27 | Hitachi Ltd | バッファ記憶制御装置 |
| US5131583A (en) * | 1989-08-17 | 1992-07-21 | Takeshi Matsumoto | Method of manufacturing high pressure fluid supply pipe |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1310135C (en) | 1992-11-10 |
| US5050126A (en) | 1991-09-17 |
| EP0311034B1 (en) | 1994-03-16 |
| JPH07120312B2 (ja) | 1995-12-20 |
| KR890007169A (ko) | 1989-06-19 |
| KR910005510B1 (ko) | 1991-07-31 |
| EP0311034A3 (en) | 1990-07-04 |
| EP0311034A2 (en) | 1989-04-12 |
| DE3888438D1 (de) | 1994-04-21 |
| DE3888438T2 (de) | 1994-09-01 |
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